[参考译文] ADC12DJ3200EVM：Rx 弹性缓冲器下溢

通过识别一些不正确的引脚限制、我修复了上部 GTH 收发器上的下溢问题：

但是、我仍然在 GTH 1上得到下溢、我已经对这些限制进行了三重检查。

Nicholas、

您是否正在使用 TI 网站上 ADC12DJ3200EVM 产品文件夹中的项目？ 如果是这样、约束条件应保持原样。 LED D0和 D4的状态是什么？

此致、

Jim

是和关闭

Nicholas、

KCU105 LED 的 D0和 D4都应亮起。 我怀疑您可能会遇到计时问题。 您是否有办法探测 LMK04832输出的时钟？

此致、

Jim

是的

 从 LMX 发出并进入 ADC 和 LMK 的时钟为1.5GHz。

从 LMK 传出并进入 FPGA 的 JESD 时钟为150MHz。

进入 FPGA 的 SYS_REF 时钟为18.8MHz。

实际上、我可能发现了这个问题。 您能否确认应该组装 C50和 C51、而不是 C48和 C53？

Nicholas、

如果您使用 LMX 作为时钟源、这是正确的。 应安装 C50和 C51。

此致、

Jim

是的、显然有人在我拿手之前修改了这个电路板。

这是第一次通过数据。

然后出现的问题是链路在之后很快再次丢失、而不是重新恢复。

当链路断开时、ADC 是否发送常量 K28.5字符？  同步信号是否保持低电平？

Nicholas、

此设计由 TI 的第三方供应商完成、该供应商已不再提供。 我强烈建议您考虑向 TI 申请可与这两个平台配合使用的免费 JESD204B IP。  您可以通过访问以下链接申请此 IP JESD204快速设计 IP：  https://www.ti.com/tool/TI-JESD204-IP。

目前、JESD204快速设计 IP 支持以下 FPGA 系列：

• XilinxVirtex UltraScale 和 UltraScale+
• Xilinx Kintex UltraScale 和 UltraScale+
• Xilinx Zynq UltraScale+和 Zynq UltraScale+(Auto)
• Xilinx Artix 7和 Artix 7 (Auto)
• Xilinx Virtex 7.
• Xilinx Kintex 7和 Kintex 7 (Auto)
• Xilinx Zynq7000和 Zynq7000 (Auto)

该 IP 附带了文档和示例参考设计、使用户能够快速上手。

此致、

Jim