器件型号：TSW14J56EVM
尊敬的支持/专家
我正在研究一个项目、将 TSW14J56EVM Arria V FPGA 迁移到 Arria 10。 我知道支持这种迁移不是 TI 的责任、但我认为我可能不是唯一提出这种请求的人。 它可以帮助所有需要使用更新 FPGA 的设计人员。 因此、我想提出任何建议/想法、让这种迁移变得更简单一点、在战场上、退伍军人的一个词可以拯救生命。 这里有几个词可以节省新的一周或一个月的时间。
此致
David
你好、Jim
从"TSW14J57 JESD204B 高速数据采集 和图形发生器卡用户指南"（SLWUA，此处是 EMV 方框图。 它与 TSW14J56的架构非常相似。 但是、我从您提供的链接下载的 FPGA 软件包与此架构远不相同。
下一张图片是我将两个项目层次并排放置。 在 TSW14J56项目中、有用于 USB3的功能块、如 FX3_main。
用于 DDR 的 DDR3_EMIF。 和 Avalon 桥接器。 但 TSW14J57的项目仅提供 JESD 模块。 和顶级的.v 文件中。 有两 个 altera_jesd204 u0_jesd204模块实例、但有类似这样的注释
" //JESD RX 基本 IP
//JESD Avalon 从设备未使用。 所有从器件信号均处于非活动状态"
作为 JESD 的新手、J56拥有一切、但基于 Arria V、我尝试升级到 Arria10、但并不是很简单。 需要为新芯片创建大量 IP 内核。
J57 EVM 似乎是右侧芯片上的正确示例、但它仅涵盖了电路板功能的一小部分。
我没有想到即插即用示例、但我希望我可以获得尽可能多的方框图等项目。 因此、我可以重点介绍如何应用功能块、而不是学习如何生成每个 IP 以及如何将它们连接在一起。
您能否提供另一个与 J56类似但用于 Arria 10器件的示例项目？
非常感谢！
David
