[参考译文] ADS54J42：ADS54J42 SNR 性能下降

您好、JH、

客户是否可以使用正弦波输入信号并向我们发送 FFT 图？ 这看起来像是调制信号。

此外、您能否发送所使用的采样率和用于配置 ADC 的 SPI 寄存器列表？

这将有助于解决该问题。

谢谢、

Rob

Rob、您好！

感谢你的帮助。

请参阅下面的其他信息。

Fs = 491.52MHz

e2e.ti.com/.../ADS54J42_5F00_cfg.txt

谢谢你。

JH

您好、JH、

该 FFT 图更有意义、首先、我们通常查看实数部分并丢弃 FFT 的虚部。

如果您仔细观察基频、问题是时钟相位噪声太高。 因此、这将降低 SNR 性能。

您能不能简单介绍一下他们正在使用的时钟信号链、或者他们是否正在使用信号发生器/测试设备来实现时钟？

谢谢、

Rob

尊敬的 Rob：

客户使用 LMK04806作为 ADC 时钟发生器。

他们检查了如下所示的时钟相位噪声性能。

1) 1) 30.72MHz VCXO 相位噪声

2) 2) LMK 输出- 491.52MHz 相位噪声

上述时钟相位噪声性能是否会导致 ADC SNR 性能不佳？

此致、

JH

您好、JH、

是的、这很有可能。 客户是否可以分享设计原理图？

此致、

Rob

尊敬的 Rob：

下面是 ADC 和时钟原理图。 请查看是否存在任何问题。

下图是具有和不具有输入信号的 ADC 输出 FFT 图。

当存在输入信号时、本底噪声总体上升约15dB。

这是由于时钟的相位噪声性能下降而导致的吗？

非常感谢。

JH

尊敬的 Rob：

客户尝试改善时钟的相位噪声、如下所示、但 ADC SNR 性能没有变化。

请查看是否存在导致 ADC SNR 性能下降的其他原因。

谢谢你。

JH

您好、JH、  

噪声可能来自和时钟以及模拟输入。

我看到了原理图、但这没有给我足够的细节。

您能否让客户为我提供时钟信号链的完整原理图以及测试测量设置的方框图？

这将大有帮助。 如果它们使用信号发生器作为时钟和/或模拟输入。 请注意、在方框图测试设置中。

此致、

Rob

尊敬的 Rob：

您可以通过电子邮件(jh.shin@arrow.com)向我发送原理图中所需的详细信息吗？

客户已经共享了 ADC 和时钟原理图。

此致、

JH

您好、JH、

是的、我会向您发送电子邮件。 发布的原理图很难阅读以了解详细信息。

谢谢、

Rob