[参考译文] DAC34SH84：多芯片多板同步

SM、

请参阅随附文档第2.4节中的"双同步源模式"。

随附了一个使用 DAC34SH84的 IF 至 RF 转换参考设计示例。

我们没有任何可为您提供的 Xilinx 参考设计示例。

此致、

Jim

SM、

请参阅随附文档第2.4节中的"双同步源模式"。

随附了一个使用 DAC34SH84的 IF 至 RF 转换参考设计示例。

我们没有任何可为您提供的 Xilinx 参考设计示例。

此致、

Jime2e.ti.com/.../DAC348x-Synchronization.pdfe2e.ti.com/.../slau433.pdfe2e.ti.com/.../7635.TSW30H84EVM_2D00_SCH_5F00_C.pdf

Jim、您好！

     您提到的参考设计适用于差动输入 IQ 调制器。 我们正在寻找一个具有单端输入为零 IF 的调制器。  

我们使用了 DAC3484、并且熟悉器件位于 单个 PCB 上时的同步、但当器件位于不同的 PCB 上时、我们该怎么办？

2)我们如何同步不同电路板上的器件(提到了用于同步的 OSTR)、但在物理上我们如何将它们连接到不同的 FMC 电路板。  

3) DACCLK 和 OSTR 是差分信号、我们是否将多条(4条同轴/SMA 电缆)连接到每个电路板？
4) 4)我们是否可以将时钟生成芯片放在载板上、然后通过 FMC 连接器将其路由到 DAC IC？

此外、  

系统的瞬时带宽为500MHz。 是否可与 DAC34SH84和 DAC34H84实现？

此致、

SM。

请发送方框图、因为您的描述令人困惑。 FPGA 是否与 DAC 位于同一电路板上、然后将这些电路板插入主(载波)电路板？

我处理过的大多数调制器都使用 I 和 Q 输入数据。 您使用的是仅需要真实输入数据(单端)的哪个部件？  

上面是我们计划的实现的方框图、介绍同步多个 DAC 的文档介绍了如何将 OSTR 信号馈送到 DAC IC。 在 DAC 芯片位于不同子板的情况下、我们如何发送 OSTR 信号(来自 LMK04828等器件)。 如果我们将其放置在载板上(绿色)、则我们将在两者之间进行连接器、以及板的同步效果如何？

2)我们的调制器还使用 I 和 Q 数据。 它们不是差分信号(i+/i-和 Q+/Q-)。 I 和 Q 输入为单端输入。

3) 3)我们能否使用 DAC34SH84生成500MHz 宽信号？ 限制是多少(基于芯片内部的 FIR 滤波器)？

SM、

我 建议使用双同步源模式、并将时钟发生器与 FPGA 放在同一电路板上、如我发送给您的 DAC348x 器件配置和同步文档中的图25所示。 对于那些需要精确控制输出时序的应用、这是推荐的运行模式。

为了最大限度地减小偏斜、建议使用相同的时钟分配器件、例如德州仪器 CDCE62005或 LMK 器件、为系统中的所有 DAC34SH84器件提供 DACCLK 和 OSTR 信号。 交换 DACCLK 输出相对于 OSTR 输出的极性可建立适当的相位关系。 DACCLK 和 OSTR 的走线长度应该与每个 DAC 器件相匹配。  

 在双同步源模式下、FIFO 写入指针和读取指针独立复位。 FIFO 写入指针通过 LVDS ISTR 或 SYNC 信号复位、FIFO 读取指针通过 LVPECL OSTR 信号复位。 这使得 LVPECL OSTR 信号能够控制一个单芯片或者多芯片的输出相位。 在此模式下、可以完全同步多个器件。

在双同步源模式下、如果所有器件之间的 OSTR 和 DACCLK 信号具有相同的延迟、那么多个 DAC 器件的 FIFO 读取指针可以在同一位置和相同的确切时间实例中启动。

FIFO 指针复位过程可以定期执行、也可以在初始化期间执行一次、因为当 FIFO 被填满时、指针自动返回到初始位置。 要定期复位 FIFO、必须使 ISTR、SYNC 和 OSTR 信号以8个 FIFO 样本的倍数重复。

2.我看不到这方面的问题。

滤波后的带宽为0.8 *数据速率。 如果您以1.5Gsps 采样并使用2x 内插、则数据速率将为750MHz、BW 将为600MHz。 使用该模式时、数据表中的所有图均输出到600MHz。  

此致、

Jim