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DRDY 脉冲持续为高电平、SCLK I 发送的频率为3MHz、START/SYNC 引脚 I 使其变为高电平...但即使在24个 tclk 周期后、也无法看到 DRDY 处于低电平。
我正在从 FPGA.Chipsel 对 IC 进行编程、复位硬连线为0和1。
最初、我通过 DIN 对所有寄存器进行编程、我将启动/同步引脚设置为高电平、但我无法看到低电平。
请向我们寻求帮助
您好、Ponraj、
您是否有一个原理图、您可以将其发送给我、以展示您是如何连接事物的？ 您是否能够读回寄存器以验证配置是否已正确写入？ 您是否有任何可共享的通信示波器或逻辑分析仪快照？
如果 RESET 引脚为高电平、且所有电源(AVDD、DVDD 和 IOVDD)均有效、则在 START/SYNC 引脚为高电平时、您应看到 DRDY 以标称默认数据速率脉冲。 在与 ADS124S08通信之前、应尝试验证这一点、因为这将验证器件是否处于正常工作状态。
此致、
Bob B
