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器件型号：ADS124S08 DRDY 脉冲持续为高电平、SCLK I 发送的频率为3MHz、START/SYNC 引脚 I 使其变为高电平...但即使在24个 tclk 周期后、也无法看到 DRDY 处于低电平。
我正在从 FPGA.Chipsel 对 IC 进行编程、复位硬连线为0和1。
最初、我通过 DIN 对所有寄存器进行编程、我将启动/同步引脚设置为高电平、但我无法看到低电平。
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