[参考译文] ADS1274：在1.8V IOVDD 下运行

您好、Robert、

欢迎访问 TI E2E 社区！

ADS1274在 IOVDD 工作范围内应具有相同的性能。  有几个想法。

 使用1.8V 时的 IOVDD 电源噪声是否与3.3V 类似？  如果噪声高得多、这可能会解释测量噪声的差异。

2. 主 CLK 输入也以 IOVDD 电源为基准。  该时钟是否由 IOVDD 供电？  它的额定工作电压是否为1.8V？

此外、 对于时钟、在1.8V 电压下运行时、您是否在 CLK 输入引脚上获得了正确的电压电平？   

此致、
Keith Nicholas
精密 ADC 应用

感谢您的输入。

IOVDD 电源与3.3V 时使用的降压/升压转换器相同、以类似的电流但较低的电压运行。 因此、噪声可能会更高、但不足以让我的设备看到。 我通过将工作台电源替换为 DVDD/IOVDD (在 AVDD 之前手动一起切换)进行了测试、并且没有变化。

主时钟由同一电源供电、但它们是独立切换的。 时钟来自运行电压为1.8V 的微控制器。

时钟和所有其他信号进入电路板时看起来很干净、其直径为2英寸。

观察示波器上的 SPI 数据、除了似乎有大约12位的噪声外、看起来不错。

我忘了提到、但数据将通过 FFT 生成128Hz 以上的128 bin 频谱。 噪声是平坦的、没有表明信号泄漏的尖峰。

在模拟缓冲器输入上放置一个波形发生器会产生奇怪的结果。 随着输入信号振幅减小、FFT 信号在降至噪声水平之前突然消失。 当振幅设置为显示远高于噪声的信号时、FFT 有时会突然改变振幅、变化约为2倍。 它与在3.3V 时正常工作的软件和硬件相同、因此它看起来像是硬件中的问题。

输入缓冲器与本参考设计中使用的 THS4524相同。 负电压连接到2.5V。 我验证了从模拟缓冲器到 ADS1274的输入在2.5V 输入时显示大约2.5V 至+和-输入。 随着输入振幅的变化、噪声水平保持不变。

Robert Watson
Next State Corporation
rwatson@nextstatecorp.com
手机：325-668-7598

您好、Robert、

我在将 IO 电压降低至1.8V 时看到了噪声问题、但在所有情况下、都是由于时钟源不符合规格、抖动更高。

您是否有一个良好的示波器或其他仪器、可用于测量 MCU 在1.8V 和3.3V 时的时钟抖动？  现在、这是我对您为什么会看到更高噪声的最佳猜测。

此致、
Keith

谢谢 Keith

我在数字示波器方面所做的最好的就是500uSec/div、它不显示抖动。  以1nsec 的分辨率测量时钟周期的计数器不会显示抖动。 这是1.8V。 我没有测量3.3V 系统、因为我无法更好地测量任何东西。

1.8V 电源为1.8V。 1.8V 信号为0V 和1.8V、但有三个例外。

在 DVDD 和 IOVDD 打开、AVDD 关闭的情况下、主时钟为-100mV 低电平、1.9V 高电平。 在 AVDD 打开的情况下、时钟高电平为2V、DOUT[0]高电平为2V、DRDY 摆幅为-150mV 至1.9V。

时钟上的负电平可能是个问题吗？ 我将检查3.3V 系统上的电平、但信号不容易访问。

Robert Watson
Next State Corporation
rwatson@nextstatecorp.com
手机：325-668-7598

1.8V 时的抖动为3.5nsec。 在3.3V 时为3nsec。 这在我的示波器的限制范围内。

在3.3V 时、信号偏移是类似的。 当为低电平时、CLK 仍然为-100mV。 可能不是问题。

您好、Robert、

我不确定根本原因、但在1.8V 电压下运行时、可能与 CLK 引脚有关。

您是否有可用于 CLK 引脚并检查运行情况的外部时钟源？  在这种情况下、SCLK 和 CLK 将不同步、并且噪声将降级、但不会达到您观察到的程度。

此致、
Keith

Keith、

我使用了抖动规格小于40ps 的波形发生器、我测量的值小于2ns、这可能是示波器可以做的最好的事情。

没有变化。

谢谢

您好、Robert、

我们能够为 ADS1274测量噪声而不是 IOVDD 挖掘一些数据、将 IOVDD 从1.65V 调节到3.6V。  当 IOVDD 被调整时、噪声变化很小、但大约为几个百分点、而不是1000倍。

我可以认为唯一会改变的其他参数是计时延迟、通常在较低电压下增加。  您能否提供 SPI 的时序图？  DOUT、SCLK 和 CLK？

此外、我还阅读了您再次提供的信息。  是否有可能在 IOVDD 稳定前驱动 CLK 或其他 IO 线路？  如果是、这可能会导致器件无法正常运行。  加电后、请将/SYNC 引脚置为有效、这将产生复位器件的效果。  如果在加电期间出现任何问题、则应解决该问题。   

此致、
Keith

感谢您深入了解 Keith、

在1.8V 系统中、DVDD 和 IOVDD 连接在一起并一起打开。 我已确认 AVDD 随后会打开。 我已经检查了所有数字信号输入、它们在 ADC 加电之前都是逻辑0。 我不记得延迟、但它很重要。  模拟信号由与 AVDD 相同的开关上的+5V 电压供电、并将与 AVDD 同时加电。 当我开始遇到问题时、由于您的建议、我为 SYNC 引脚添加了一个切换、但它没有发生任何变化。

我没有要放置在 SPI 端口上的逻辑分析仪、我的示波器一次只能显示2个通道。 我可以使用 DOUT 和 SCLK 拍摄显示屏的图片。

CLK 和 SCLK 源自同一个振荡器、但它们的频率不是简单的倍数。 我刚才使用的控制器芯片无法创建所需的 SCLK 频率、而 CLK 必须使 FFT 以整数频率间隔产生单元。 这在3.3V 时工作良好、因此我不希望它在1.8时导致问题。  我将看到我有哪些 SCLK 选择。

我将再次对数字信号进行双次检查、以确保在 AVDD 打开之后没有任何信号。

谢谢、

Robert

您好、Robert、

让我们检查 SCLK 下降沿和 DOUT、T-DOPD 之间的时序。  IOVDD 电压的降低会将最大传播延迟时间从26nS 增加到32nS。  在这种情况下、您可能缺少正确的数据。  如果您的 MCU 在 SCLK 的上升沿捕获数据、为了满足32nS 的 T-DOPD 值、您的最大 SCLK 频率应不超过约12.5MHz。

CLK 和 SCLK 的频率是多少？  如果存在时序问题、请尝试将 SCLK 降低50%(假设您仍可以在数据速率周期内为所有24b 数据计时)。

此致、
Keith

Keith、

CLK 为131、072 Hz

SCLK 为655,364Hz。

比率为5.00003至1。

SPI 控制器在上升沿进行采样、示波器显示此值处于数据有效区域的中间、与此速度下的预期值相同。

我已将直流输入放置到缓冲器中、以将其偏置到中量程(A/D 输出接近0)、并查看示波器上的数据以确认 SPI 数据。 前11位是恒定的(在最新测试中为0000 0011 100)、接下来的13位是有噪声的。 这与控制器正在读取的噪声类似。

再次感谢

您好、Robert、

我不确定这是否会导致问题、但 SCLK 不能大于 CLK 频率、即使在较低的频率下也是如此。

请将 SCLK 降低至131072Hz 或更低、然后查看器件是否正常工作。

此致、
Keith

Keith、

我对这一个特别有希望。 我已经阅读了数据表的这一部分无数次、每次都是错误的。

CLK 现在为524、288 Hz

SCLK 为327、682 Hz

不变。

再次感谢。

您好、Robert、

您能否确认此行为发生在多个电路板或多个 ADS1274器件上？

此致、
Keith

Keith、

是的、多个。 我刚刚尝试了另一个新电路板、结果是一样的。

在我看来、1.8V 布局中有一些东西我无法在示波器上拾取。

Robert

Keith、

可能还需要在列表中添加一些内容。

9.由工作台电源供电的 AVDD。

10. DVDD 后由 IOVDD 供电。

11.已验证在 IOVDD 之后 AVDD 是否通电。

12、将 SCLK 修正为小于 CLK

13.断开模拟缓冲器并将 AINP/AINN 连接至+2.5V

谢谢、Robert

您好、Robert、

我目前没有其他建议。  如果我想尝试其他一些东西、我将回复此主题。

此致、
Keith

谢谢 Keith、现在我们将切换回3.3V。

Robert Watson
Next State Corporation
rwatson@nextstatecorp.com
手机：325-668-7598

明白。