[参考译文] ADS8920B：QSPI 模式下的数据损坏。

您好 Graham、

您专门使用哪种 QSPI 模式？  是否可以捕获波形并附加？

如果旁路电容器未正确放置并布置在 ADC 附近、我已经看到了奇怪的行为、但这不是这个特定的问题。  您是在 TI 评估板上还是在您自己的硬件上查看此内容？

此致、
Keith Nicholas
精密 ADC 应用

您好、Keith、

感谢您的快速响应。  以下是您所需的信息：

ADC 设置如下：- (寄存器编号、值)

   FPGA_ADC_Write (0x0C、0x0C)；
   FPGA_ADC_Write (0x04、0x00)；
   FPGA_ADC_Write (0x08、0x00)；
   FPGA_ADC_Write (0x20、0x01)；
   FPGA_ADC_Write (0x30、0x00)；

设计是我们自己的电路板、相关区域如下。

棕色是内部电源层、绿色是内部接地层。  这两个器件都在 ADC 下的模拟域和数字域之间进行了分区。 两个接地平面由 ADC 的接地焊盘有效连接。  权力平原是独立的。

我们还注意到、精密运算放大器对 VREF 进行硬驱动(通过22R)、这对于 ADC 而言可能是一个问题、因为运算放大器由12V 电压供电。  我发现建议使用1k 源电阻器、并想知道这是否会在上电或运行期间给 ADC 带来压力。

稍后我将尝试获取示波器跟踪、但所有时钟和数据都处于 RVS 低电平周期内。

RVS、SPI 时钟和数据线的示波器跟踪。

您好、Graham、

我看不到您提供的内容有任何问题。  根据您的时序波形、我假设您在区域1期间器件处于采集模式时读回数据？   您能否确认满足第四个时钟下降沿和/CS 上升沿之间的保持时间要求、最小值为 t-HT_CKCS=7nS？  (请参阅图3)

关于 VREF 输入的问题、如果超过该输入电压、则可能导致器件行为不可预测。  如果在 RVDd 电压有机会斜升之前向该输入施加电压、或者在上电后该引脚上的电压超过 RVDd+0.3V (5.3V)、则在上电期间可能会发生这种情况。  如果发生这些故障事件、增加串联电阻将为其提供一些额外的保护。  此外、在此引脚上添加1k-10k 的串联电阻器还会使用 REFIN 电容器创建低通滤波器、从而降低外部基准的噪声、这就是我们通常建议将其包括在内的原因。

我建议将22 Ω 电阻器增加到10千欧、看看这是否有用。

此外、如果您可以让另一个电路板正常工作、最好确认器件本身未损坏。  如果在任何时候超过130mA 流过 REFIN 引脚、则器件可能会永久损坏。

此致、
Keith

抱歉、在之前的布线中、CSn 不是 RVS、这符合时序要求。

我让第二块板工作、它的功能略有不同、但仍然不正确。  我尝试了与 Vref 串联的10k、但没有什么不同。

该曲线显示了 RVS。

您好、Graham、

到目前为止、我没有发现任何问题。  下面是需要检查的其他一些事项。

1. 将输入引脚短接在一起，并将节点驱动至 Vcom=1/2*Vref 或2.25V (在您的情况下)。  如果输入放大器或基准有问题、这将有所帮助。

2. 您是否在逻辑分析仪或示波器上测量了 SDO 引脚、以验证故障输出代码是否与您使用 FPGA 捕获的代码相对应？  我看到了 ADC 生成正确代码的一些情况、但在数据采集中存在某种错误。

您能否共享显示 ADC、输入放大器和基准的原理图图像？

此致、
Keith

您好、Keith、

如果您可以通过电子邮件与我私下联系、联系帐户地址、我将向您发送原理图。

在原理图中、我们尝试直接向 U20馈送信号、断开 U13、但仍然看到同样的问题。  我现在修复了第二个电路板、这显示了类似(尽管不相同)的问题。  我正在等待从您冷冻的德州仓库中获取更多器件、并将尝试在 Vref 中添加串联电阻器的同时更换器件、以防这种情况造成损坏。

正如我之前说过的、数据是真实的、正如我们在"示波器"上看到的、当我们将 ADC 置于测试模式时、所有位看起来都可以正常工作。

此致、

Graham

您好、Graham、

我将通过您的 myTI 电子邮件地址直接与您联系。

此致、
Keith