[参考译文] ADS127L01：CLK 要求

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https://e2e.ti.com/support/data-converters-group/data-converters/f/data-converters-forum/978427/ads127l01-clk-requirements

器件型号：ADS127L01

您好！

我想更好地了解该 ADC 的时钟要求。

1) 1)从同一个源馈入 SCLK 和 CLK 是否存在任何问题-即通过公共迹线将单个 CLK 信号馈入两个引脚？时钟频率将为16.384Mhz。

2) 2)对于 CLK 上升/下降时间是否有任何建议？即最大值是多少合理的 tR/f？

3) 3)满足所有 ADC 规格所需的 CLK 占空比容差是多少？

ADS127L01数据表(第7页)规定：“为了满足最大速度条件，fCLK 占空比必须为49%<占空比< 51%”。

另一方面、评估板 ADS127L01EVM 使用 Abraacon 振荡器 ASEME-16.000MHZ-XY-T、数据表中说明"对称性45%- 55%"。

感谢您的澄清。

4 年多前

0 admin 4 年多前

TI__Guru**** 2387830 points

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您好、Robert、

1) 1)从同一个源馈入 SCLK 和 CLK 是否存在任何问题-即通过公共迹线将单个 CLK 信号馈入两个引脚？时钟频率将为16.384Mhz。

如果使用帧同步接口模式、则只能连续运行 SCLK。如果使用 SPI 模式、则在转换周期内有一个要求 SCLK 保持低电平至少4个 CLK 周期的禁止时间。有关更多详细信息、请参阅数据表中的图91。

2) 2)对于 CLK 上升/下降时间是否有任何建议？即最大值是多少合理的 tR/f？

遗憾的是、没有规格。但是、我们建议在输入端添加一个串联电阻器来限制振铃、这会增加上升和下降时间。典型值大约为5V/ns。

3) 3)满足所有 ADC 规格所需的 CLK 占空比容差是多少？

49%<占空比< 51%的限制仅适用于16.384Mhz 的最大时钟频率、原因是最低 CLK 高电平或低电平脉冲持续时间为28nS。对于16MHz 及更低时钟频率(在 EVM 上使用)、28nS 的最小脉冲宽度将占空比放宽至45%<占空比<55%。

此致、
Keith Nicholas
精密 ADC 应用

0 admin 4 年多前

TI__Guru**** 2387830 points

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您好、Keith、感谢您的回答。

针对：

1) 1)我仍然认为、当我们在最后一位数据从 ADC 随时钟移出后将 CS 信号置为高电平时、连续 SCLK 模式是可行的。

数据表8.5.1.1规定：“当 CS 置为高电平时，串行接口被复位，SCLK 被忽略……” 因此，保留时间是满意的，不是这样？

如果是这样，当我们将 SCLK 和 CLK 引脚紧密连接在一起并通过公共信号布线将它们馈入时，我们是否会遇到任何性能问题？我假设时钟输入的电容最高为1.6pF -对吧？

2) 2)您是否建议在振荡器输出或 ADC 输入端使用5V/ns？ TR 是否小于1ns 过快？我看到 EVM 上的16MHz 振荡器具有高达3ns 的最大上升时间、并且 ADC 侧有 RC 滤波器。

3)对于常见时钟振荡器、49%<占空比< 51%在我看来非常严格。您是否会建议一个符合此要求和此 ADC 所有其他要求的示例-具体的16.384MHz XO？

感谢您的澄清！

0 admin 4 年多前

TI__Guru**** 2387830 points

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您好、Robert、

我看你对问题1的看法。是的、我同意、如果您将/CS 拉至高电平并在/DRDY 变为低电平之前允许至少4个 CLK 周期、则您将满足禁止要求。使用/CS 引脚时的另一个时序限制是6个 CLK 周期的最短高电平时间。因此、为了满足6 t-CLK 的最小/CS 高电平时间和4 t-CLK 的禁止时间、在使用 OSR=32设置时、您将无法满足所有时序要求。 24个 CLK 用于数据、4个 CLK 用于禁止、另6个 CLK 用于最短高电平时间为34个 CLK、这将超过32个 CLK 的输出数据速率。但是、这应该适用于 SCLK=CLK 时的其他 OSR 设置。

是的、SCLK 和 CLK 的输入引脚电容将大约为1.6pF、加上任何板级电容。

关于上升时间、CLK 缓冲器的上升时间比 EVM 上的振荡器快得多。使用 RC 滤波器可将上升/下降时间减至2V/NS、这在 EVM 上表现出更好的噪声性能、但如果需要、这种速度可能更快、具体取决于您的系统要求和特定的电路板布局。由于无法轻松指定这些值、因此我们建议在 CLK 引脚上添加一个 RC、以便您可以使用特定的时钟振荡器和电路板布局对系统进行微调。

如果您可以以稍慢的16MHz 频率运行、则这会降低占空比要求。您还可以指定频率为2倍的振荡器、然后除以2。只要满足28nS 的最小时钟高电平/低电平持续时间、就可以了。

此致、
Keith

0 admin 4 年多前

TI__Guru**** 2387830 points

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感谢您提供全面的信息！

此致

Robert

0 admin 4 年多前

TI__Guru**** 2387830 points

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不用客气！

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