[参考译文] ADS127L01：CLK 要求

您好、Robert、

1) 1)从同一个源馈入 SCLK 和 CLK 是否存在任何问题-即通过公共迹线将单个 CLK 信号馈入两个引脚？ 时钟频率将为16.384Mhz。

如果使用帧同步接口模式、则只能连续运行 SCLK。  如果使用 SPI 模式、则在转换周期内有一个要求 SCLK 保持低电平至少4个 CLK 周期的禁止时间。  有关更多详细信息、请参阅数据表中的图91。

2) 2)对于 CLK 上升/下降时间是否有任何建议？ 即最大值是多少 合理的 tR/f？

遗憾的是、没有规格。  但是、我们建议在输入端添加一个串联电阻器来限制振铃、这会增加上升和下降时间。  典型值大约为5V/ns。

3) 3)满足所有 ADC 规格所需的 CLK 占空比容差是多少？

 49%<占空比< 51%的限制仅适用于16.384Mhz 的最大时钟频率、原因是最低 CLK 高电平或低电平脉冲持续时间为28nS。  对于16MHz 及更低时钟频率(在 EVM 上使用)、28nS 的最小脉冲宽度将占空比放宽至45%<占空比<55%。

此致、
Keith Nicholas
精密 ADC 应用

您好、Robert、

我看你对问题1的看法。  是的、我同意、如果您将/CS 拉至高电平并在/DRDY 变为低电平之前允许至少4个 CLK 周期、则您将满足禁止要求。  使用/CS 引脚时的另一个时序限制是6个 CLK 周期的最短高电平时间。  因此、为了满足6 t-CLK 的最小/CS 高电平时间和4 t-CLK 的禁止时间、在使用 OSR=32设置时、您将无法满足所有时序要求。  24个 CLK 用于数据、4个 CLK 用于禁止、另6个 CLK 用于最短高电平时间为34个 CLK、这将超过32个 CLK 的输出数据速率。  但是、这应该适用于 SCLK=CLK 时的其他 OSR 设置。

是的、SCLK 和 CLK 的输入引脚电容将大约为1.6pF、加上任何板级电容。

关于上升时间、CLK 缓冲器的上升时间比 EVM 上的振荡器快得多。  使用 RC 滤波器可将上升/下降时间减至2V/NS、这在 EVM 上表现出更好的噪声性能、但如果需要、这种速度可能更快、具体取决于您的系统要求和特定的电路板布局。  由于无法轻松指定这些值、因此我们建议在 CLK 引脚上添加一个 RC、以便您可以使用特定的时钟振荡器和电路板布局对系统进行微调。

如果您可以以稍慢的16MHz 频率运行、则这会降低占空比要求。  您还可以指定频率为2倍的振荡器、然后除以2。  只要满足28nS 的最小时钟高电平/低电平持续时间、就可以了。

此致、
Keith

不用客气！