[参考译文] ADC16V130：RE：ADC ENOB

大家好、Naveen P、

端接输入时、VIN-和 VIN+上的共模电压(V_RM = 1.15V)是否仍然存在？

您能否分享 ADC 和 ADC 模拟输入驱动器的原理图？

此致、

Dan

尊敬的 DBROCK：

感谢您的回答。 端接输入时、我在 Vin p/n 引脚上测量到、我在所有 ADC 中得到30mV (在差分探针中测量)的电压。 我们在设计中使用6个 ADC。

在我验证所有 ADC 的 ENOB 时、只有两个 ADC 具有12位 ENOB、其余所有 ADC 都是10位

因此、我需要将系统的所有 ADC ENOB 提高到至少12位。 是否要执行任何测试来改善 ENOB。

是否有任何终止 ADC 输入引脚的可能方法、正如我之前提到过的、我们的输入跨越了电路板中的多个级、或者任何可能的方法来校准 ADC。

谢谢、

纳文 P

大家好、Naveen P、

为了更好地提供帮助、最好有一个模拟输入的图表/原理图。

当您在+/- Vin 引脚上测量30mV (差分)时、这是否意味着+引脚具有1.15V 电压、-引脚具有1.12V 电压？ 我只是在计算 ENOB 时尝试确保在所有 ADC 模拟输入引脚(Vin +/-)上正确设置共模电压。 如前所述、ADC 是为差分放大器提供共模电压、还是以另一种方式生成共模？

这是 ADC16V130评估模块的原理图。 这是否与您的模拟前端(减去差分放大器)类似？ 与此原理图相关的输入端在哪里接地(请参阅红色部分、其中您可以在保持模拟输入引脚上的共模电压的同时终止)？

如何收集和分析 ADC 输出数据以确保 ENOB 为12位？ 对于您看到的10位 ENOB，这是否意味着 SNR 大约为60dBFS (SNR=Nbits*6.02+1.76)？

此致、

Dan

尊敬的 Dan：

感谢您的回答。 请查找随附的 ADC 和时钟部分原理图、以供您参考。

对于 ENOB 测量、我们的 ADC 输出连接到 FPGA、我们将通过从 FPGA 到 ADC 输出的信号抽头文件测量 ENOB。

根据您的上述建议、我尝试通过0.1uf 将 Vin 引脚连接到接地、但位切换保持不变。  

我们的目标是将系统的所有 ADC ENOB 提高到至少12位。 请做不必要的事。

谢谢

纳文 P

e2e.ti.com/.../ADC1_5F00_Schematics-flow.pdf

大家好、Naveen P、

感谢您分享原理图。 为了进一步提供帮助、您能否共享包含 ADC 输入/输出(包括 FPGA)的布局？

下面是一些原理图审阅问题：

不应将 VRN 和 VRP 引脚用于灌电流/拉电流。 数据表(第3页)指出、这些引脚应与0.1uF 和10uF 电容器连接在一起。 然后、应使用0.1uF 电容器将它们接地。 从原理图中可以看出、由于网络关闭页面、是否正在执行此操作尚不清楚。 这可能是一个关键问题、因此请验证这些引脚是否未加载(除上述电容器之外)。

对于进入 FPGA 的 ADC LVDS 数据(适用于所有4个 ADC)、每个 LVDS 对是否有100欧姆的并联电阻器、或者 FPGA 中是否启用了100欧姆端接？ 每个 LVDS 对的长度是否与 FPGA 匹配？

关于 ADC 时钟、请验证所有4个 ADC 时钟输入的时钟振幅(形状)是否相同。

查看 U76 (THS770012)、U76的输出阻抗(由 R716和 R717设置)为50欧姆差分、但看起来好像有200欧姆差分端接(R610和 R611)。

其他意见：

验证 ENOB 时、是否使用正弦波输入？ 除了 ENOB 差异之外、波形的形状是什么？

仅在施加共模电压和模拟输入引脚(无外部输入)的情况下、每个模拟输入引脚上的直流电压是多少？ FPGA 中捕获的代码值是多少？ 对于所有4个 ADC、该值应相似。

在将输入(正弦波)应用于所有4个 ADC 的情况下、您能否捕获 FPGA 中的 ADC 数据并查看与12位 ENOB ADC 和10位 ENOB ADC 的比较？ 我将查看低4位、以确保它们在 FPGA 中被正确捕获。

此致、

Dan

尊敬的 Dan：

感谢您的快速响应。 请在您的疑问中找到以下要点、

• 有关布局文件、请让我与我的团队核实并告知您。 一旦他们提供批准、我将共享该文件。
• VRP 和 VRN 引脚没有灌电流源选项、我们按照数据表建议进行了操作。 在原理图中、我们使用了电源网来连接电容和 ADC 引脚。   
• 我们在 ADC 输出到 FPGA 布线中使用了100E 阻抗、并在 FPGA 端接端使用了100E 电阻
• 请查找随附的文档所有6个 ADC 时钟输入波形、以供您参考。
• 对于差分端接、我们在该路径中使用50E 电阻器进行了更新、但位切换保持不变。
• 附加的位切换波形、我们已从 FPGA 的信号抽头文件中捕获、供您参考。终止所有 ADC 输入后、我们将捕获 Vin_p&Vin_n 上的信号、我们将仅在 所有 ADC 中捕获 gettinge2e.ti.com/.../ADC-Input-clock_5F00_Bittoggling.docx 探针噪声2mV 至3mV。
• 我们将以76.5Mhz 频率馈送-30、-5、-3 dBm 正弦波、测量 ADC1-3的信号

如果不建议正确的 ADC ENOB 测试方法、请确认我们验证 ENOB 的方法是否正确。

谢谢

纳文 P

您好、Naveen、

感谢您收集此数据。

共享的 VRP/VRN ADC 引脚的原理图未通过。 您能否再分享一次(再次附上)？

当在3个 ADC 上测量75.6MHz 信号时、这是 ADC 模拟输入引脚上的示波器探针、还是从 FPGA 数据中推断出来的？

根据 ADC 位切换验证、这是如何通过计数切换位来计算 ENOB 的？

您能否共享来自两个 ADC 的信号抽头 ADC 样本以及正在使用的采样率？ 文件的格式可以是 txt 或 csv。 然后、我可以将其导入到 HSDC Pro 中、以查看 ADC 采样数据的 FFT/定时域、并更好地了解 SNR/ENOB。

此致、

Dan

Dan、您好！

我是 Devanathan、Naveen 是我团队的一员、我们在同一团队中共同工作。 请在下面找到 VRP &VRN 抽头部分。

实际上、我们使用在零输入条件下切换的位数(即信号发生器发出的 IF 频率约为-60dBm @768MHz 的极低功耗输入信号、或终止通过 BPF、Diff 进入 ADC 的 IF 输入。 放大器和 BPF)。

使用信号抽头在 FPGA 中捕获切换的位数。 ADC 数字输出16个 LVDS 对和时钟输出连接到 FPGA。 在 FPGA 中、我们观察零输入功率条件或极低输入功率条件(即本底噪声水平条件)下 LSB 位的变化量。

下面是一些有关 VCM 输入电压、针对不同时钟输入源进行数字位切换的观察结果(一个来自 PLL 器件(LVCMOS 输出通过平衡-非平衡变压器提供给 ADC 时钟引脚)、另一种方法是直接从射频信号发生器馈送时钟。  两种情况下的频率均为104MHz)

我们还观察了所有6个 ADC 时钟输入引脚(来自 PLL -LVCMOS 的时钟源)的时钟波形、并注意到波形类似于正弦波。 是 ADC 接受的差分时钟的正弦波形式。 因为正弦波的斜率比 LVDS 或 LVPECL 类型的时钟波形低。 Naveen 共享原理图文件中已提供 ADC 时钟部分电路。 请检查并告知我们的 ENOB 验证方法是否正确。   我们将与 FPGA 工程师一起检查如何从工具中获取采用 txt 或 csv 格式的信号抽头波形文件。 请建议验证 ADC ENOB 和 SNR 的更好方法。

谢谢、

Devanathan

您好 Devanathan、

您共享的图像无法正确开机自检。 是否可以尝试使用"插入文件"图标(回形针)再次共享它们？

LSB 位切换

使用以下公式计算 ENOB：ENOB =(SINAD - 1.76)/6.02。

对于 ADC16V130、我们可以从数据表中插入 SINAD (对于70MHz 输入、我们使用77dBFS)。 ENOB =(77 -1.76)/6.02 =~12.5位。

我们可以使用我们的软件 HSDC Pro 中请求的 ADC 代码(来自 FPGA 信号抽头)计算实际的 SNR / SINAD、因此我们可以看到您在每个 ADC 上实现的 SNR。 空闲输入对于本底噪声性能很有用、但我们还需要查看应用了输入信号的 ADC 代码。

此致、

Dan

尊敬的 Dan：

感谢您的回答。 请查找随附的信号抽头 csv 文件和原理图 pdf 文件、以供您参考。

我们使用示波器探针测量了 VinP/N 引脚上的 ADC 输入、并附加了可供您参考的波形。

是的，位切换验证我们已经在对 ADC 输出中的切换位进行计数。 是否有任何其他方法、请提出建议。

附加的 ADC1和2信号抽头 csv 文件供您参考。  

Dan、您好！

感谢您的支持并提供 FFT 结果和 FFT 计算过程。

我们将使用 HSDC Pro SW 检查剩余的 ADC、如果需要进一步的支持或需要澄清的问题、我们将返回给您。

我需要澄清的是、在输入 ADC CLK 的哪个边沿(下降沿或上升沿)、模拟 VIN 输入被采样并转换为数字。

类似地、在输出 ADC CLK 的边沿、发送 ADC 数据输出。  

因为、我们知道 ADC 采样和 ADC 输出是在时钟的下降沿发送的(一个时钟周期+时钟缓冲器延迟是 ADC 采样和 ADC 输出之间的差异)。  在设计中的 FPGA 中、我们将在 FPGA 接收的 ADC 时钟的上升沿锁存 ADC 数据(LVDS 信号)。

请确认我们的理解是否正确。

我们将检查与输出时钟相关的时序参数数字输出。

此致、

Devanathan

尊敬的 Dan：

用于 ADC 数字数据输出的时钟边沿上的任何更新或信息。

由于在 FPGA 中、我们使用 IBUF LVDS 缓冲器将差分信号转换为单端信号、并使用时钟的上升沿锁存 ADC 数据输出。

因此需要您对此进行确认。

我们还需要一个信息、即使用位切换次数测试设计中使用的6个 ADC。(即 ENOB)。  

下面是我们在设计中使用位切换对6个 ADC 的观察结果。

根据对 ADC1信号抽头波形的 FFT 分析、ADC1具有良好的 SNR、SFDR 和 ENOB 参数。 ENOB 结果与我们的位切换验证相同。

因此、如果我的理解是正确的、那么在 ADC2、ADC4、ADC5和 ADC6中进行更多位切换会产生什么问题。 请就此提供您的反馈。

此致、

Devanathan

您好 Devanathan、

在采样时钟的下降沿对模拟输入信号进行采样(请参阅数据表第9页的注释3)。 在 LVDS 数字输出数据可用时、采样数据的延迟为11 (采样)个时钟周期(数据表的第9页)。

我仍然会分析每个 ADC 采样数据以确保性能、因为切换位不一定是 ENOB 的直接相关性、因为 ENOB 是 SNR/SINAD 的函数。

如前所述、根据我在功率点中提供的说明、为每个 ADC 提取 csv 数据(16384个样本)。 一旦您能够确定未施加输入的每个 ADC 的实际 ENOB/SNR、我就会向每个 ADC 施加一个满量程正弦波信号、以确保性能保持不变。

从原理图的角度来看、我没有发现任何差异。

此致、

Dan

Dan、您好！

感谢您的回答。 我已经用三种情况仿真了 ADC、具有端接输入、90%的功率级别和满量程范围。

请找到随附的所有 ADC 本底噪声测量 PPT 供您参考。

敬请查看我们的测试结果、请提供您宝贵的反馈。  

谢谢

Naveen Pe2e.ti.com/.../ADC_5F00_Noisefloor_5F00_measurement.pptx

Dan、您好！

请查找随附的更新 PPT、其中包含6个 ADC 本底噪声测量值。 我们已经获得了所有6个 ADC 的 ENOB 为12.5、但在使用位切换方法进行测量时、我有一个采石场、我们观察到一个 ADC 与另一个 ADC 之间存在位差。(ADC1和3是 ADC 的6位剩余的4位)

因此、请查看我们随附的 PPT、还有任何其他方法可确保 ADC ENOB、或者我们是否应使用 HSDC 专业版结果继续进行测试。

谢谢

纳文 P

e2e.ti.com/.../5811.ADC_5F00_Noisefloor_5F00_measurement.pptx