[参考译文] ADS54J66：针对多 ADC 应用的 SYNC~信号时序

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https://e2e.ti.com/support/data-converters-group/data-converters/f/data-converters-forum/978496/ads54j66-timing-of-sync-signals-for-multiadc-applications

器件型号：ADS54J66
主题中讨论的其他器件：LMK04828、

您好！

有几个有用的文档介绍了多个 JESD204b 器件的同步

由于时钟管理器(LMK04828)生成 JESD 时钟和 SYSREF 信号、因此所有这些功能似乎都侧重于时钟管理器(LMK04828)。我想了解有关 JESD204b 在从 CGS 阶段转换到 ILAS 阶段时也需要的同步信号的更多信息。是否需要为多个器件匹配这些器件的长度？

具体而言、我们有一个围绕4个 ADS54J66和 Xilinx FPGA 构建的模块化多 ADC 系统。我们为所有 ADC 分配单源 JESD 时钟和 SYSREF 信号、并在30ps 内匹配时序。是否需要对齐我们的 Rx FPGA 和这些多个 Tx ADC 之间的同步信号？我怀疑它们不需要在不同的 ADC 之间进行匹配、因为每个 Tx 器件将建立自己与每个 Rx 器件的同步状态。握手发生的时刻并不重要。同步完成后、FPGA 和 ADC 将相应地调整器件间数据通道的时序。 JESD204b 标准列出了时钟、SYSREF 之间的几种关系、并在第4.8节中提到了帧时钟和本地多帧时钟："如果器件支持多个 JESD204链路、则上述要求将单独应用于每个链路。"

总之：

FPGA 和多个 ADC 器件之间是否需要时间匹配同步信号？
是否有更多有关多个 JESD204b 器件同步时序的可用信息？

4 年多前

0 admin 4 年多前

TI__Guru**** 1831610 points

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Jon、

只要所有同步信号在同一 LMFC 周期内采样、同步信号就不需要进行定时匹配。请参见随附的。如果一个同步布线比其他布线长得多、您可能会看到使用的弹性缓冲器延迟量会增加、但这仅在 SerDes 通道完全匹配时才会发生。即使这样，我认为这种拖延也很小。

此致、

Jim

e2e.ti.com/.../Clocking-Scheme-_2D00_-Subclass-1-SYNC.pptx

0 admin 4 年多前

TI__Guru**** 1831610 points

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相关知识。我已经读出、LMFC 长度为 K * S *(1 /采样率)我们使用 K=16、S=1、采样率= 500ms/s

这意味着我们的 LMFC 周期为：

16 * 1 * 0.0000000000002s = 32ns = 32000ps

我已经了解到、典型 FR4型铜/玻璃纤维电路板中的信号传播估计值为150ps/in (5.9ps/mm)。如果我的简单数学是正确的、那就是：

32000ps / 5.9ps/mm = 5418mm 的信号偏差会在两个不同的 LMFC 周期到达？

我相信我的同步和串行数据信道迹线之间的距离将在5米以内！ )

谢谢你。

数据转换器（参考译文帖）

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