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[参考译文] LM98620：使用扩频时钟降低 EMI

admin
Guru**** 2558250 points
Other Parts Discussed in Thread: LM98620

请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。

https://e2e.ti.com/support/data-converters-group/data-converters/f/data-converters-forum/972663/lm98620-use-spread-spectrum-clock-for-emi-reduction

器件型号：LM98620

您好！

我的项目面临 EMI 问题。 我想使用扩频时钟(SSCLK)将 EMI 降低10dB。
我不确定它是否来自 LM98620器件本身、但由于我在前一个项目中的经验、我期待着它。
SSCLK 至少对于 LVDS 线束的辐射非常有效。

我的问题是 LM98620是否可以接受 SSCLK。

对 LM98620应用 SSCLK 时有什么问题？
我想...

  •  ADC

采样斜接器？ (在采样时序附近需要足够稳定的输入信号)
内部块的带隙？

  • dll

锁定故障

  • 其他

最大时钟速度的足够裕量
根据 SS 规格(调制频率和扩展范围(%))
其他问题

请告诉我您的建议以及如何解决 LM98620与 SSCLK 搭配工作的问题。

例如、测量、评估等、


我的两个扫描仪项目的最终规格在这里；
CDSb 模式、16.5MHz
2、SH2b 模式、33MHz


此致、
AZ

  • 0
    TI__Guru**** 2558250 points
    请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。

    您好！

    感谢您的提问。 让我在1月25日之前对其进行调查并向您提供反馈

    此致

    Shinya  

  • 0
    TI__Guru**** 2558250 points
    请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。

    您好！

    让我尝试列出可能受 SSCLK 影响的项目。  

    LVDS

     LVDS 时钟由 PLL 为 LVDS 生成。 MCLK (SSCLK)是该 PLL 的输入。 LDVS 输出可能具有抖动。

    AFE  

     AFEPHASE 由 PLL 为 AFE 生成。 MCLK (SSCLK)是该 PLL 的输入。AFEPHASE 可能具有抖动。 由于像您的 SHP/SHD 这样的外部输入可能没有 SSC 调制、因此它可能会导致外部脉冲输入(SHP/SHD)和内部 AFEPHASE 之间的时序差异。 更好地为这些时序保留裕量。

    在 SSCLK 输入条件下、我们没有用于的数据。  

    >>最后，我的两个扫描仪项目的规格如下：
    >>1. 具有16.5MHz 的 CDSb 模式
    >>2. SH2b 模式、33MHz

    感谢 您共享系统信息。

    此致

    Shinya

  • 0
    TI__Guru**** 2558250 points
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    您好、Shinya、

    感谢您的回答。
    我使用 SSCLK 捕获了系统的图像。 图像质量足够好。

    我了解 AFEPHASE 可能会产生抖动并导致时序差距问题。
    请告诉我哪些规格值对于这个问题很重要、以及如何测量 AFEPHASE 之间的时序差。

    CDSb 模式：外部 SHP/SHD 输入和 AFEPHASE？ 还是其他人？
    2. SH2b 模式：由 AFEPHASE 和 MCLK 或 OS 输入生成的内部采样/保持信号？

    评估时间差；
    参考10-90%波形点进行两个信号之间的时序评估是否正确？
    在数据表中、一些信号、例如 MCLK 和 CLPIN、被图示为10-90%点。


    我将在器件中测试药丸、以确定它在某些硬条件下是否会被解锁或不稳定。

    我担心我的系统是否足够稳定和强大。


    此致、
    AZ

  • 0
    TI__Guru**** 2558250 points
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    您好！

    感谢您的提问。 让我在2月4日之前对其进行调查并向您提供反馈。

    此致

    Shinya  

  • 0
    TI__Guru**** 2558250 points
    请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。

    您好！

    感谢您分享详细信息。 我想您认为 LVDS 可以、我们可能会在 AFE 块上遇到问题。

    CDSb 模式：外部 SHP/SHD 输入和 AFEPHASE？ 或其他

     -> SHP 和 SHD 都很重要。 特别是下降沿(tSHD 的结束) 应该很关键、因为 捕获黑电平或视频电平的时间是定时。

    2. SH2b 模式：由 AFEPHASE 和 MCLK 或 OS 输入生成的内部采样/保持信号？

     ->保持上升沿应该是最关键的，因为它是捕获视频电平的时间(tSHD 结束)。

    由于 数据表未指定详细信息、因此图15等时序规格为50%-50%。

    此致

    Shinya