[参考译文] DAC38RF82EVM：时钟模式

您好、Jim、

在数据表的第132页上、显示 SYSREF 频率=(采样时钟频率)/N

N = LCM (CLKJESD_DIV、4xKxF)。 N 是4xKxF 和  CLKJESD_DIV 最不常见的倍数。  

在同一页的示例中、

当 K =20时、采样时钟频率4.9152Gsps 似乎是 DAC 数据速率 x 2 (2是内插速率)、而80是模式41121中常见的4xKxF。  

我很困惑。

看起来 SYSREF 频率与  CLKJESD_DIV 无关。

那么、CLKJESD_DIV 在这里是什么呢？  

这是否意味 着 CLKJESD_DIV = 4xKxF？  

2.第132页的描述与  (DAC CLK /插值)/(K * N)或 DAC 数据速率/(K * N)不同。  

但是、由于内插率是整数、因此计算出的 SYSREF 频率将起作用。 谢谢你。

您好、Jim、

1有关 SERDES_REF 和 SERDES_CLK 的问题、

对于7680Gbps 通道速率、FPGA 侧的 SERDES 时钟为3840MHz、如果是 CMODE1 (DAC PLL 旁路)：

SERDES_CLK 是否也应为3840MHz？ 根据表2、它看起来像是4种模式、00、01、10和11。

2.当 DACCLK = 6144MHz、SERDES PRE_DIV = 4且 DIV = 4时、SERDES_REF 是否为384MHz？

3.如果 ENDIVCLK = 1 (DIV = 5)且 MPY = 5、则 SERDES_CLK 是否也为384MHz？

4.如果我喜欢3840MHz SERDES_CLK、我需要设置 MPY = 10x 并设置 ENDIVCLK = 0 (无 DIV 5)、对吧？  

来自 GUI 的#2 SERDES PLL LED (或指示器)(DAC PLL 旁路)

两 个 SERDES PLL LED 是否应关闭以实现正常运行？  

谢谢你。

您好、Jim、

这很有帮助。  

关于 SERDES PLL LED、我有一个 TSW14J56 EVM 要测试。  

数据正在流动、输出正常。  

但是、两个 LED 也都亮起。 它是模式84111、具有 DAC CLK 6144MHz、双路 DAC、1个 IQ 对、4条通道、16x (384Mbps 采样率)和8x (768Mbps 采样率)。  

出现 有关 Rincewind1/0的消息：

Rincewind0块中的 PLL 退出锁定。 当 PLL 锁定时、在启动时会产生错误警报。 用户必须在开始后复位此位以进行精确监控。

无法从工作表中找到相关信息。  

New2Day、

默认情况下、LED 处于打开状态您必须单击 LED、如果 LED 处于锁定状态、则应将其关闭。 您在哪里看到有关 Rincewind 的消息？

您好、Jim、

它再次通过单击 LED 亮起。 仅当未启用 SERDES 通道时、它们才会关闭。

有关 RinceWind 的消息来自警报监控器窗口。 谢谢你。

您好、Jim、

已尝试使用16dBm、16.5dBm 和17dBm、但没有发现差异。  

我使用5A 工作台电源。 谢谢你。

您是否有可用于验证 DAC EVM 是否正常工作的 TSW14J56EVM？

您好、Jim、

我已经尝试使用 DAC38RF80EVM 来使用 TSW14J56EVM。

尽管两个 SERDES PLL0/1 Out of Lock LED 也亮起(未锁定)、但输出正常。