[参考译文] ADC12DJ3200：如何在使用抽取/ DDC 模式时计算 FPGA 串行器/解串器的 REFCLK？

https://e2e.ti.com/support/data-converters-group/data-converters/f/data-converters-forum/970397/adc12dj3200-how-to-calculate-the-refclk-for-fpga-serdes-when-using-decimation-ddc-mode

您好、HSDC 团队、

我对使用抽取模式时 FPGA SerDes 的 REFCLK 计算有疑问。

当我使用1倍抽取时、例如 JMODE3@3.2GSPS 时、每通道在一帧@8个通道中有40个样本。 它需要2个时钟(在256B*2个时钟内为40*12b)才能传输。 通道速率为6.4Gbps、FPGA 的 REFCLK 为160MHz。 因此20*160M=3200m 证明一切都是正确的。

但是、当我想使用16倍抽取 JMODE16@3.2GSPS 时、每个通道在一个帧@1通道中采样1次。 据我了解、DDC 之后的采样率会下降至200MSPS、因此帧速率为200MHz、FPGA 的 REFCLK 也是200MHz、通道速率等于3.2G*2.5 = 8Gbps。 k 由20设置、fSYSREF 为200MHz/20 = 10MHz。

我的理解是否正确？

此致

Joseph