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[参考译文] ADC12D500RF:使用双通道将单个模拟信号的采样频率加倍

Guru**** 2380860 points
Other Parts Discussed in Thread: ADC12D500RF
请注意,本文内容源自机器翻译,可能存在语法或其它翻译错误,仅供参考。如需获取准确内容,请参阅链接中的英语原文或自行翻译。

https://e2e.ti.com/support/data-converters-group/data-converters/f/data-converters-forum/968126/adc12d500rf-using-dual-channel-to-double-the-sampling-frequencey-of-a-single-analog-signal

器件型号:ADC12D500RF

案例编号 CS0364929:

早上好、2021年好!

我们需要使用具有并行 LVDS 接口的旧器件更新现有的同轴电缆板。

我看到这是 ADC12D 器件系列的一部分、我们希望通过并行 LVDS 接口解决高达1GSPS 的采样频率问题

主要问题是:在精度或性能限制方面、通过将器件提供的两个 ADC 设置为交错模式、将 ADC12D500RF 应用于采样单通道@ 1Gpbs 是否存在任何缺点?

最好仅在"I"输入上使用 DESIQ 模式采样模拟输入(或 Q、可在 ECM 模式下使用)、或 DESCLKIQ 将相同的信号引入 Vin_I 和 Vin_Q 引脚、并对两个通道进行独立采样?

查看器件数据表的6.3.1.4、有人告诉我我我我将采用 DESIQ 模式的带宽损耗?

非常感谢

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    您好 Paolo、

    如果您需要最佳带宽和性能、我建议使用非 DES 模式、并且仅使用/驱动一个通道 I 或 Q

    是的、在非 DES 模式下、D500RF ADC 的 ENOB/SNR 和 SFDR 性能将略有提高。 这可以在数据表的第38-41页的性能曲线图中找到。 随着器件的采样率越来越高...D800RF、这种性能的偏差也越来越大。

    对于 BW 损耗、如果使用 DESIorQ 模式、则可以看到大约一半的模拟输入带宽。 这是因为这两个 ADC 在内部连接在一起、这会产生更难以驱动的输入负载、在非 DES 中为50欧姆、而在非 DES 中为100欧姆。 这两种模式之间的模拟输入带宽如第21页所示。

    此致、

    Rob