[参考译文] DAC5674：CAN DAC 将获取带符号的采样数据

你(们)好

在 DAC5674中、有 HP1和 HP2

我们已经提供了400MHz 外部时钟源、因此我们需要的输出是30MHz。

我们需要干净的正弦波、因此我们可以使用 HP1=0和 HP2=1或任何其他内插滤波器配置。

请帮助我们解决问题。

谢谢

Roja V  

Roja、

我将深入研究这个问题、并向您回复

Roja、

您能给我更多有关您所需内容的信息吗？

你(们)好

我们为 DAC 提供400MHz 输入、并希望获得30MHz。 但是、正弦波具有噪声。

为了降低噪声、应使用内插滤波器。

到目前为止、我们使用的是 x4=1的低通和低通滤波器

我们将获得500mV 的输出正弦波、但要求更高的电压电平(最大值)和更大的功率。

请建议我们解决此问题

谢谢

Roja V

Roja、

您使用的是 TI EVM 还是您自己的设计？  如果是您的设计、请提供原理图、以便我们了解一些可能的问题。  此外、时钟源经过滤波和清理、因为这可能会引起噪声问题。  谢谢

你(们)好

我们的原理图与 TI EVM 原理图设计相同。

对于较低的频率、不会产生噪声、但会产生较高的频率噪声。

我们可以为此做些什么。

请建议我们解决此问题。

谢谢

Roja

Roja、

您安装的 rbias 电阻值是多少？   

你(们)好

Rbias id 2千欧姆

谢谢

Roja V

Roja、

您能在最大频率和较低频率下获得输出的屏幕截图吗？  它在多大频率下是很好的？ 此外、请确保高位 D13正在切换。  您使用什么来驱动 DAC、因为我们认为它可能是一个设置/保持问题、因为它以较低的采样率工作。

Geoff

你(们)好

我们使用采用 x4配置的 DAC5674外部时钟(390MHz)模式

PLL 锁定为4分频。

数据位将根据来自 DAC 的外部时钟或 PLL 锁定从 FPGA 发送到 DAC。

数据必须与 FPGA 和 DAC 同步才能获得正确的 DAC 输出。

您能建议我们取得良好的结果吗？

在数据表中、没有任何有关时序和数据发送的信息、请帮助解决。

谢谢

Roja

Roja、

第5页的数据表中列出了设置和保持时序要求。  为了使 DAC 正确地采集数据、与时钟相关的数据位需要处于这个(之前的设置和之后的保持)窗口内。  我们怀疑是否存在设置和保持问题。器件锁定在较低的数据速率下、看起来不错、但在较高的数据速率下存在问题。  如果您可以发送输出图片、我们将不胜感激。

Geoff

Roja、

请确认您的 FPGA/时钟是否满足所需的最短设置保持时间

Geoff

你(们)好

时钟是 DAC 和 FPGA 的外部模式。

两个时钟同时同步。

建立时间为5ns。 输出波形不在同一电平上。

我们如何设置计时。 PLL 锁定的使用。

您能给我们简要介绍一下数据表中的第24页。

谢谢

Roja

你(们)好

我们在外部时钟模式下使用 DAC5674。 x4为1、PLL VDD 为0v、HP1和 HP2为0。

外部源为 DAC 提供400MHz 时钟。

该时钟信号将传输到 DAC 和 FPGA。

我们使用 DDS IP 来生成样本、DDS 的输入时钟与 DAC 相同、即外部源为400MHz。

DDS 的输出为30MHz、因此我们可以获得13个样本以从样本重构正弦信号。

但 DAC 的输出提供正弦波。

我们观察到、正弦波被分配给频谱分析仪

功率级别 为-8dbm

SFDR 为64 DBC。

杂散在67MHz 下、 电平为-53dBm。

由于这种杂散、我们的 SFDR 正在下降、如何消除这种杂散。

请建议我们解决此问题。

请查找 DAC 的输出附件。

谢谢

Roja V

Roja、

根据波形、它看起来与输入时序无关。  如果您将输出频率更改为30MHz 以外的频率、然后再更改400MHz 采样、我们希望您看看67MHz 杂散是否会发生变化。  此外、建议对 DAC 的时钟输入进行滤波、以查看杂散是否也发生变化。

谢谢、

Geoff

你(们)好

我们需要添加滤波器的地方、板上没有添加滤波器的配置。

请提供建议、以及我们如何使用 DAC 的输出增加 SFDR

谢谢

Roja

Roja、

您是否能够更改输入或时钟以查看67MHz 杂散是否发生变化？  此外、您能否向我们发送您的输入模式、以便我们在一边验证它？

Geoff

你(们)好

我们提供400MHz 正弦波、其中1.5Vpp 为信号发生器的输入。

我们如何将滤波器添加到时钟输入中、请给出建议。

谢谢

Roja

您使用什么将正弦波转换为 DAC 的数字信号？

我们将输入时钟 作为信号发生器的正弦波提供。

我们提供给 DDS 编译器以生成样本并提供给 DAC 的时钟

您能否与我们分享从 FPGA 进入 DAC 的模式、以便我们可以在设置中重新创建该模式？

你(们)好

请找到该电路  

CLK1_BUF_Q1p、 CLK1_BUF_Q1n、 CLK2_BUF_Q0p、CLK2_BUF_Q0p 将连接到 FPGA

DAC1_CLKOUTP、DAC1_CLKOUTN、 DAC2_CLKOUTP、 DAC2_CLKOUTN 将连接到 DAC1和 DAC2

谢谢

Roja

FPGA 和 DAC 之间的数据速率是多少？

通过 400MHz FPGA、我们将生成样片、并为 DAC 提供同样400MHz 的时钟。

那么、您的数据以400Mbps 的速率输出？

数据以400MSPS 为基准进入 DAC。 DAC 的输出为30MHz 正弦波

Geoff

数据范围称为输出数据范围、因此我们仅生成30MHz 输出

Geoff

发生了 x4插值模式、因此时钟被分成4

PLLLOCK 应为100MHz。

滤波器配置为低通和低通

谢谢

Roja V

Geoff

是的、我们如何实现良好的 SFDR。

请建议、我们如何实现良好的 SFDR。

谢谢

Roja  

Geoff

实际要求是400MHz。 以便我们提供400 MHz 的输入时钟。

但输出波形的幅值不同、如果 我们同时给出较低的频率、则波形有些抖动。

请告诉我们、我们如何使 DAC 输出为干净的正弦波。

谢谢

Roja V