[参考译文] TLC5540：数据线路之间的锁存器/缓冲器 IC

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器件型号：TLC5540

TLC5540IPW 的数据表中提到"建议将数字输出数据锁存器(如果使用)放置在尽可能靠近 TLC5540的位置、以最大程度地减小容性负载。如果 D0至 D7必须驱动大容性负载、则可能会遇到内部 ADC 噪声。"、但没有提到输出数据位引脚可以支持的驱动强度是多少？

我们计划在我们的设计中使用 TLC5540IPW、在该设计中、我们将 D0-D7位连接到 Xylinx FPGA "XC4010E"、因此、您能否确认我们是否可以将数据线直接连接到 FPGA、或者两者之间是否必须有缓冲器？

0 admin 4 年多前

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Abhishek、

如果以40MHz 的频率运行 ADC、如果 ADC 输出数据线和 FPGA 之间的布线长度超过4英寸、我建议使用缓冲器。如果您以较慢的速度运行 ADC、您可能能够使用稍长的布线长度来实现。

此致、

Jim

0 admin 4 年多前

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我们将以5MHz 的频率运行 ADC 和 FPGA、因为电路板上的时钟将5MHz 馈送到 ADC 和 FPGA、因此、借助此工作频率、您能告诉我们在不使用缓冲器的情况下允许的最大长度是多少？我将根据您的输入在我的设计中不使用缓冲器。

0 admin 4 年多前

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它实际上取决于信号的上升时间。 1kHz 信号上的10ps 上升时间将导致反射，但由于周期的原因，它可能不会导致问题。

有几条经验法则规定、任何超过1/3或1/6的布线都会导致问题。在这种情况下，我们使用1/3规则，因为这似乎适用于 RS-485和其他单端信号

因此、如果使用 FR4、且布线为~180PS/英寸、最大数据速率为5MHz、我可以猜测上升时间大约为5-7ns、1/3规则的布线长度将为9-13英寸。

较慢的上升时间和较长的布线长度将需要更高的驱动强度。

这完全是对 CMOS 输出的实际上升时间的猜测。由于这是一个非常旧的器件、数据表中缺少驱动强度和上升时间信息、因此 TI 无法保证在没有这些布线长度的缓冲器的情况下、这种情况会起作用。

数据转换器（参考译文帖）(Read Only)