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https://e2e.ti.com/support/data-converters-group/data-converters/f/data-converters-forum/983728/ads1278-flexible-clock-generation
为了在高采样率下使用 Δ-Σ ADC 实现相干采样、唯一的选择是调整时钟本身。 例如、如果标称采样速度为128000SPS、范围为+- 10%、则可通过32.768kHz +-10%时钟实现。 问题是以灵活且经济实惠的方式生成此类时钟。
你有什么建议？
彼得
您好、Peter、
欢迎访问 TI E2E 社区！
高速模式下 ADS1278的输出数据速率为 Fclk/256。 正如您指出的、您可以通过调整 CLK 输入频率将数据速率调整为精确的频率。
可以使用许多时钟发生器选项。 对于评估板、我们使用 DSP 内部的 PLL 时钟资源。 快速浏览一下、CDCE6214应该是一个很好的选择、但我不是这些器件的专家。 在任何情况下、10ps rms 或更低的总时钟抖动都可以正常工作。
如果您对 CDCE6214或许多其他时钟发生器选项之一有具体问题、我建议您提交另一个 E2E 帖子。
谢谢！
Keith Nicholas 精密 ADC 应用
