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[参考译文] ADS1262：输入时钟频率

admin
Guru**** 2391025 points
Other Parts Discussed in Thread: ADS1262

请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。

https://e2e.ti.com/support/data-converters-group/data-converters/f/data-converters-forum/983598/ads1262-input-clock-frequency

器件型号：ADS1262

您好！

我们的客户正在评估 ADS1262、他们出于某种原因想要使用较慢的输入时钟。
然后、他们想知道转换特性/性能(如噪声)在所有以下3种情况下是否相同。  

情况1：输入时钟：7.3728MHz，400SPS 配置：实际 SPS = 400
情况2：输入时钟：2.4576MHz，1200SPS 配置：实际 SPS = 400
情况3：输入时钟：1.2288MHz，2400SPS 配置：实际 SPS = 400

输入时钟频率差异是否会影响特性/性能？

此致、
OBA

  • 0
    TI__Guru**** 2391025 points
    请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。

    您好、Oba-San、

    输出数据速率是 ADS1262中调制器频率(Fmod)和过采样率(OSR)的函数。 对于 ADS1262、fmod = fCLK/8。 此外、ADS1262数据表中的表8显示了第一级和第二级滤波器抽取率、当相乘得到 OSR。 输出数据速率(ODR)= Fmod / OSR

    例如、当表8中的 DR[3：0]= 1000b 时、OSR = 64 * 36 = 2、304。 当 fCLK = 7.3728MHz 时、Fmod = 7.3728MHz/8 = 921.6kHz、输出数据速率= 921.6kHz/2304 = 400SPS。 您可以看到、当您更改 fCLK 时、ODR 将会缩放。 因此、如果 fCLK = 2.4576MHz、则 Fmod = 307.2kHz、DR[3：0]= 1000b 的输出数据速率为307.2kHz/2304 = 133.3SPS。 在给定特定 fCLK 频率的情况下、您可以使用这些相同的公式和逻辑来确定表8中任何 DR[3：0]设置的 ODR。

    更改 fCLK 频率会更改 Sinc 滤波器零位的位置、您还必须使用标称数据速率的噪声值。 例如、如果 fCLK = 2.4576MHz 且 DR[3：0]= 1000b、则噪声性能仍将与表1中的400SPS 设置相关、并且即使数据速率较慢、也不会与100SPS 设置类似。 最后、噪声是基于 OSR 而不是 ODR

    布莱恩