[参考译文] 打开 LDI 解串器

谢谢！  我将尝试根据附件使用地图工具、另一个与此相关的小问题：

当数据速率变得更高时、CML 端口不可用于测试信号？  我发现、当数据速率更高时、抖动会更加严重。

PLL 设置为： II 型--环路带宽； 阻尼= 2； CR 带宽= pclk/15MHz。

由于我们已经测试了低于1.4Gbps、2.2Gbps 和3.4Gbps 的 CML 端口信号、因此抖动变得越来越大、但在 FPD 链路上使用相同的设置、不会在信号中产生如此大的抖动。

提供此 CML 测试图片、让您对我的问题有一个很好的了解。

因此、由于 CML OUT 的物理特性、它不能在较高频率下用于电流测试、我能理解吗？  

不、情况并非如此。

您可以对任何数据速率使用 CMLOUT、但我想说的是、一旦您增加频率、它就会对抖动更敏感。 因此、这不是 CMLOUT 本身的物理特性、而是高频特性。

buttonom line、如果 CMLOUT 上出现更多抖动、则表示信号抖动。 如果您使用 CMLOUT 进行测量或直接在电缆上进行测量、则会看到相同的行为。

感谢您提供有关 CML 端口的信息、我还注意到 CMLOUT0和 CMLOUT1在测量方面的差异；

正确、100MHz 对于948无效、我将在测试中纠正这一点；

但对于抖动、很抱歉、我的描述不够清晰、实际上、我在 CMLOUT 上和直接在电缆上进行了测量、但发现了明显的差异；

分享以下图片、这些图片是电缆的测试结果、无论设备的带宽限制如何、都可以知道：

1) 1) CMLOUT 在同一设置下无法获得相同的性能；

2) 948芯片正在发挥重要作用、电缆的冲击除外；

3) 3) PCB 布线对其几乎没有影响。

基于这些结果、这就是我在测试 CMLPORT 时需要考虑的原因。

好的、您的评论与我对 CMLPORT 的假设保持一致、我认为这对我来说很清楚、谢谢！

我们更关注原始信号、因此我的最后一个问题是：

因为我们只能测量948引脚上的 DES 信号、所以 可以直接观察到内部电路和块对等的影响？  我一直认为在芯片外部无法观察到这种影响、请纠正我的观点！