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[参考译文] DAC63204:DAC63204 / DAC63004 SPI 规则

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Other Parts Discussed in Thread: DAC63004, DAC63204, ENERGIA, DAC53204, ADS7953
请注意,本文内容源自机器翻译,可能存在语法或其它翻译错误,仅供参考。如需获取准确内容,请参阅链接中的英语原文或自行翻译。

https://e2e.ti.com/support/data-converters-group/data-converters/f/data-converters-forum/1011617/dac63204-dac63204-dac63004-spi-rules

器件型号:DAC63204
主题中讨论的其他器件:DAC63004ENERGIADAC53204ADS7953

您好!

我想将 DAC 与 NVM 和多通道 ADC "结合"在一个 SPI 接口上。

对于这种情况、其中一个应在第一个数据包(? 位)和其他位应忽略该位并在相同的/CS 期间响应最后一个数据包(可能具有不同的长度)。 如果我要找到这样工作的器件、一切都应该正常工作。 今天、我有这样的安排、不是 TI 器件、而是 DAC 中没有 NVM。 SAR ADC 首先锁定8位并立即响应(在相同的/CS 期间)结果、DAC 等待直到/CS 的结束(上升)、并将最后一个数据包作为命令(即使采用 NOP 选项)。

我还需要 ADC 和 DAC 在不活动/CS 期间处于完全静音模式。

现在,使用新的 DAC 器件,内部有 NVM,我想升级功能并获得相似的性能,但这些 DAC 在应用/CS 后对第一个 x 位作出响应,这使我完全丧失了乐趣:-)。

这来自 DAC63204/DAC63004数据表、第27页:"如果访问周期包含的时间超过最小时钟边沿、 器件只使用前24位。"

请提供建议。

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    您好、Pavel、

    如果您能够使用 I2C 接口而不是 SPI、DAC63204也可以使用 I2C、则可以轻松完成此操作。 DAC63204确实会忽略 SPI 周期中超过24位的位。 我相信我们没有任何具有 NVM 的 DAC 会像您所描述的那样接收/CS 上升沿之前的最后一个数据包。

    您是否可以向 DAC 或 ADC 的其中一个/CS 输入添加逆变器? 如果只有一个 GPIO 可用于芯片选择、则在处理器的/CS 为高电平时向一个器件写入数据、而在处理器的/CS 为低电平时向另一个器件写入数据。  

    您能否解释一下您所说的"ADC 和 DAC 在不活动/CS 期间将处于完全静音模式"的含义。 我不确定什么是静音模式。  

    最棒的

    Katlynne Jones

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    大家好、Katlynne

    如果我将在/CS 上使用逆变器、就像您建议的那样、永远不会出现没有人被选中的情况。 看起来不好、至少它与 SPI 逻辑不符。 但很好的尝试、我喜欢它。

    当我说完全静音时、我是说当/CS 未置位(高电平)时、ADC 和 DAC 内部没有任何移动、没有时钟、也没有其他任何移动。 我需要一个完全同步的系统、在 SPI /CS 控制下、它本身不执行任何操作。 这是因为它是非常敏感的检测器的一部分、应注意发出任何噪声。

    谢谢你

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    您好、Pavel、

    另一个建议是找到支持菊花链模式的 ADC。 当 SDO 引脚被启用时、DAC63204支持菊花链。  ADC 的时钟极性和相位需要与 DAC63204相同。 DAC63204在菊花链模式下的时钟速度降低至大约1MHz。  

    本应用报告(链接)介绍了如何使用菊花链模式在多个相同 DAC 之间进行通信、但如果 SPI 序列匹配、则可以将 DAC 和 ADC 以菊花链方式连接在一起。  

    最棒的

    Katlynne Jones

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    Katlynne,你是一个天才!

    真是个绝妙的主意。

    假设 DAC 将接收到与一个/CS 的64位通信,这些64位中的哪些数据位将出现在 SDO 引脚上,是否会有全部64位,或者只有在接受命令后设备才冗余的数据位?

     非常感谢

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    如果 DAC 在到达时将其接收到的所有数据位移出、则不起作用、因为 ADC 接受其 SDI 上的前8位作为命令。

    但想法很巧妙。

    谢谢你

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    您好、Pavel、

    我正在与设计团队核实一件事、以便在我写下我的回复之前就能确定。 我明天应该听到他们的声音。

    谢谢、

    Katlynne Jones

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    大家好、Katlynne

    好的、将等待您的回答。

    另一个问题- DAC63004和 DAC63204之间有何差异?

    谢谢你

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    :-)请再来一个。

    如何获得(免费或购买)任何类型的硬件(带接口转换器的电缆、例如 USB 转 SPI)以及简单的软件 GUI、这将允许我直接从笔记本电脑控制 DAC?

    谢谢你

    Pavel Margulis

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    另一个(:-))-在电流源模式下、是否知道吸入和输出电流?

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    由于此 SmartDAC 可能会运行其自身的寿命、即在其输出端产生正弦或三角波、或转换信号、其预定义时序与 SPI 时钟无关、并且在该 SPI 时钟停止后、这意味着它内部具有一些计时参考信号。 它执行 NVM 写入操作的速度也比 SPI 通信的速度慢得多。

    该内部时钟信号是否始终保持活动状态、或者仅当我激活这些"独立"模式时才保持活动状态?

    如前所述、我需要器件在 SPI 传输之间保持完全静音。

    谢谢你

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    您好、Pavel、  

    我尚未从设计团队那里获得有关我上一个问题的答案。 我还会询问他们内部时钟信号、希望他们明天能给我一个答案。 该器件可在 IOUT 模式下提供或灌入高达250uA 的电流。 DAC53204具有专门用于更新 DACx3204寄存器的 GUI。 GUI 使用 TI Launchpad 从计算机生成 SPI/I2C 信号。 我认为 TI 没有用于 USB 转 SPI/I2C 的 GUI、但您可以创建简单的 C 或 Energia (类似于 Arduino)代码、以便从 Launchpad 生成 SPI 信号。 此外、您还可以使用 GUI Composer 工具和 TI Launchpad 创建特定于您需求的简单 GUI。 如果您对其中任何一项不感兴趣、则可以进行谷歌搜索以查找更多选项。 我在 Diolan (此处链接)找到了这个、它附带了 GUI 和 LabVIEW 库。

    谢谢、

    Katlynne Jones

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    您好、Pavel、

    此外、我的一位同事在  此处的链接中推荐了 USB 转 SPI 的 Total Phase Aardvark

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    您好 Ketlynne

    我只扼要重述一下仍然存在的问题、请注意:

    1. 假设 DAC 将接收与一个/CS 进行的64位(或超出其自身需求的任何其他长度)通信,这些64位中的哪些数据位将出现在 SDO 引脚上,是否全部为64位, 还是仅那些在设备接受命令后为其冗余的设备?
    2. 除了功耗外、DAC63004和 DAC63204之间有什么区别?
    3. 由于此 SmartDAC 可能会运行其自身的寿命、即在其输出端产生正弦或三角波、或转换信号、其预定义时序与 SPI 时钟无关、并且在该 SPI 时钟停止后、这意味着它内部具有一些计时参考信号。 它执行 NVM 写入操作的速度也比 SPI 通信的速度慢得多。  该内部时钟信号是否始终保持活动状态、或者仅当我激活这些"独立"模式时才保持活动状态?  如前所述、我需要器件在 SPI 传输之间保持完全静音。

    希望能得到以上问题的答案和解释。

    非常感谢你的帮助

    Pavel Margulis

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    您好、Pavel、

    很抱歉耽误你的时间。 我收到了设计团队关于未决问题的回复。  

    1. 在菊花链模式下、DAC 总共需要24*N 个位、然后 DAC 将接受链中的最后24个位。 DAC 预计将获得总共24*N 个时钟。 任何时钟计数不是24的倍数的帧都将被视为无效帧、并将被忽略。 总共64位、如果可能的话、我建议在写入更新 DAC 所需的24位之前再写入一个额外的8位虚拟数据(这将被视为 ADC 的无效输入)、这样总共有24*3位。  
    2. DAC63004和 DAC63204之间的唯一区别是功耗。 否则、它们在功能上是相同的。
    3. 我已确认振荡器根据功能需求动态打开/关闭。 因此、如果不使用函数生成功能、则会自动关闭 SPI 帧之间的振荡器的器件。

    最棒的

    Katlynne Jones

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    您好 Katlynne、

    回复:以上答案1。

    数据表(第28页,第7.5.1段)规定如下:  

    • 因此、它会对会话中的前24位做出反应、并且不会忽略帧、该帧与24位不对齐。
    • 您从产品设计人员那里得到(我认为),它会对会话中的最后24位做出反应,并希望帧与 N*24位完全对齐。

    那么、事实是什么?

    当它识别其数据并获取其响应时、SDO 引脚上会显示哪些数据、整个数据、并且在其删除自己的24/8位后仅显示其余数据?

    谢谢你

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    您好、Pavel、

    在菊花链模式下、链中的第一个 DAC 应接受最后写入的24位。 设计人员告诉我、该器件支持菊花链、器件 接受最后24位。 让我 向 团队确认数据表中为什么会提到相反的情况。 这可能是数据表中的一个拼写错误。

    数据按照 DACx1416的这个部分中所描述的那样计时输出。 总位数需要为24*N、因此前24位完全通过 DAC 的 SDO 引脚随时钟输出、然后其余24位被 DAC 接受。 您可以 为 ADC 写入8位、为虚拟数据写入16位、然后为 DAC 写入24位。 当 CS 变为高电平时、DAC 仅接受其移位寄存器中的最后24位数据、您将首先发送用于 ADC 的数据、它将在 DAC 的 SDO 引脚上移出。  

    最棒的

    Katlynne Jones

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    您好 Katlynne、

     总结一下、最后进行澄清。

     DAC SPI 接口需要满足两个条件(A 逻辑和):

    1、与单个 CS 负脉冲相关的时钟数量应为24的整数倍。 在任何其他情况下、它都将被完全忽略。

    CS 上升前的最后24位将被视为 CS 上升沿的命令。

     这是正确的、并已与芯片设计团队澄清了吗?

    非常感谢

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    您好、Pavel、

    是的、当器件处于菊花链模式时、两点正确。 我听说过数据表的混淆、应该有两个部分:

    1. 菊花链模式
      1. 时钟计数必须恰好为24*N,否则帧将被拒绝。
      2. 器件解释帧的最后24位。
    2. 独立模式(这是数据表中描述的内容)
      1. 如果时钟计数大于24、则考虑前24个时钟并接受帧。
      2. 不需要时钟计数为24的倍数、任何大于24的数字都是合法的。

    当 SDO 引脚被启用(SDO_EN 位被设置为1)时、菊花链模式被启用。 感谢您的耐心等待。  

    最棒的

    Katlynne Jones

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    你好 Katlynne

    非常感谢你的帮助。

    此致

    Pavel Margulis

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    您好、Pavel、

    没问题、如果您有任何其他问题、请告诉我。

    最棒的

    Katlynne Jones

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    您好 Katlynne、

    还有疑问。 你是如此的善良和乐于帮助我把它转交给你。

    如上所示、我的目标是在同一 SPI 接口上使用 DAC63204/63004和一些多通道 SAR ADC。 这两个器件将用于控制和诊断、并且将偶尔运行(我的意思是它们不会运行周期性转换)。

    我目前正在查看16通道12位 ADS7953。 我从其数据表中了解到、除 SCLK 外、它无需内部时钟即可工作、并对 SPI 帧的前16位作出反应。

    因此、我想:

    • /CS、SCLK 和 SDI (主机 SPI MOSI)信号并行连接到两个器件
    • ADC 的 SDO 连接到主机 SPI MISO 并返回到 SPI 主机
    • DAC 的 SDO 未连接并保持断开状态:-(
    • DAC 设置为菊花链模式
    • 每个帧的前16位控制 ADC、最后24位控制 DAC

    我会看到一些问题、并邀请您帮助我找到答案。 您可以将此问题转移到 TI 应用手册中。

    • 这种安排是否有效?
    • 首先、在 POR 之后、我必须命令 DAC 进入菊花链模式、以便使其对每帧的最后24位而不是前24位作出反应。 我的意思是、如何做到这一点
      1. 如何识别远程 DAC 存在 POR 事件、以及
      2. 如果在 POR 之后 DAC 和 ADC 都查看每帧的第一位、如何指示 DAC 在菊花链模式下工作?
    • 这是否也可以返回主机来自 DAC 的 SDO 信号? 很有能力从 DAC 读回数据。 据我了解、该 ADC 不支持菊花链模式、不支持菊花链模式吗?

    感谢你的帮助。

    :-)

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    如果您对该系统中的其他 ADC 有任何建议、这将与 DAC63204顺利配合使用、我将不胜感激。

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    您好、Pavel、

    在菊花链模式下、DAC 总共需要24*N 个时钟、然后它将接受最后24位。 通过在 接口配置寄存器的"SDO_EN"位写入1可启用菊花链模式。 将 DAC 的 SDO 连接到 ADC 的 SDI 最有意义、这样 ADC 就看不到启用 DAC SDO 的第一个命令。 启用 DAC 的 SDO 输出后、将在将输入到 ADC 的 SDO 引脚上为将来的命令计时。  

    SDO_EN 设置可在您第一次对其进行编程时保存在 NVM 中。 在未来的 POR 上、DAC 将在菊花链模式下自动加电。

    如果没有第二个 CS、我看不到从 ADC 和 DAC 回读的方法。  

    最棒的

    Katlynne Jones

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    您好 Katlynne、

    感谢您提供另一种方法来连接同一 SPI 上的这两个器件。

    1. 您是否认为我的配置因任何原因而不起作用?
    2. 这是否能够识别自上次检查以来是否存在 POR 事件?
    3. 我找不到有关 DAC63204 SDO 引脚在菊花链模式下的行为的详细信息、尤其是它将在48个时钟之外的所有时钟上输出哪些数据、 例如它是否会移出整个输入数据、复制到自己适当的24位以供执行、 还是在从流中剪掉24位或其他组合后、它将仅移出其余数据? 此外、在帧开始时、它将在 SDO 上输出来自前一帧的数据、还是每个/CS 都会清除 SDO 的输出移位寄存器? 对于写入和读取操作、它的外观也应该有所不同。 详细的时序图和很少的解释语句会大有帮助。
    4. DAC63204 (SDI 为下降、SDO 为上升)和 ADS7953 (SDI 为上升、SDO 为下降)的有源时钟边沿相反、因此很可能、无论它们在何种配置下工作、我都需要在其中一个时钟上放置一个反相器。 否则,您将建议其它方法来调整此问题... 关于这个问题、DAC63204的 SCLK 可以从逻辑1开始并结束(并且介于 SPI 帧之间)吗? 图 数据表中的6-2和6-3并不禁止它、它们仅说明与 SCLK 的第一个下降边沿相关的时序限制。 您是否同意、或者您是否会与设计团队澄清此问题?
    5. 您是否还可以向 ADS7953的设计团队澄清以下问题:
      1. 它是否仅在长 SPI 帧的前16个时钟对其 SDI 上的命令做出反应并忽略其他数据?
      2. 我计划 在 SCLK (115kbaud)时以大约115KHz 的频率运行它。 由于它基于电容式 DAC、并且 SCLK 频率不限于其数据表中的以下内容、我想知道、在如此慢的 SCLK 下、它是否仍能在其规格内运行?

    请回答我的所有问题。

    谢谢你

    Pavel Margulis

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    您好、Pavel、

    1. 在您的电流配置中、ADC 将看到与 DAC 相同的数据。 当您向 DAC 发送用于启用 SDO 的命令时、ADC 也会看到这种情况。 如果 WRITE 命令不是 ADC 的有效命令、这是可以的。  
    2. 如果不使用电压监控外部电路、我不知道这一点。 VDD 必须小于0.7V 至少持续1ms、以便在 DAC 中发生 POR、因此如果您希望发生此电源条件、则需要对其进行监控。
    3. 读取 并不意味着要在菊花链模式下使用。 在菊花链模式下、第一个 DAC 的 SDO 引脚应连接到链中下一个 DAC 的 SDI、依此类推。 链中一个 DAC 的 SDO 引脚可以连接回控制器、在这种情况下、读取命令将与数据表中给出的命令相同。 没有"菊花链读取"。 当48 个数据位被计时时、前24位将在 SDO 上计时。 请参阅此应用手册以菊花链形式连接 DAC (链接)。
    4. 是的、我同意、当 CS 变为低电平时、下 一个下降沿应至少 为18ns。 则总共应该有24*N 个时钟。 只要选择 SPI 模式在上升沿移位数据并让器件在下降沿为数据计时、SCLK 就可以空闲高电平。   
    5. 这是我们 ADC 团队的一个问题。 我将尝试将它们循环到该线程中。  

    最棒的

    Katlynne Jones

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    您好、Pavel、

    5A。 时序图显示、SDI 在16位字之后可以是高电平或低电平。 因此、我的理解是、16位之后的任何内容都应该被忽略。  

    5B。 该器件应能够以 SCLK 的那个低电平运行。 请注意、在 SCLK 的低电平时可能会出现一些性能下降。 为了获得更可靠的性能、我建议提供200kHz 或更高的 SCLK。  

    此致、

    Aaron Estrada

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    您好、Aaron、

    什么性能可能会降低以及降低多少?

    谢谢

    Pavel Margulis

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    您好、Pavel、

    遗憾的是、很难说器件没有针对该 SCLK 频率进行特性描述、并且我们没有针对115kHz SCLK 的任何数据。  

    此致、

    Aaron Estrada

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    您好、Aaron、

    我不是要保证这一点、而是要了解期望的方向以及期望的程度、线索/感受。  

    无论如何、设计团队都知道该器件是最佳方法。

    您没有在数据表中说过它(可能您必须这样做)、因此至少让我感受到预期的效果。

    我将测量直流电压以用于诊断目的、因此谐波和其他动态员工不会让我感兴趣。

    一般而言、我对直流精度感兴趣。

    感谢你的帮助

    Pavel Margulis

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    您好、Pavel、

    明白。 使用较慢的 SCLK 时、内部采样/保持电容器可能会发生一些泄漏。 发生这种情况时、转换结果可能会受到影响。 如果存在泄漏、我怀疑失调电压误差会受到影响。

    此致、

    Aaron Estrada

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    您好、Aaron、

     不幸的是,这是我所怀疑的。

    • 您是否可以在 ADC 的 EVM 上进行检查? 我根本没有它。
    •  如需了解如何在项目的原理图设计和 PCB 布局阶段预先降低这种可能影响、请提供任何建议。 下面的一些方法也会改变风险的概率:
    •    在多路复用器和 ADC 之间使用缓冲器(目前、我计划直接对其进行拍摄)
    •    在所有输入端使用运算放大器驱动器(目前、我使用具有100欧姆串联电阻的运算放大器和肖特基二极管来提供过压保护)
    •    请勿将接地平面置于 ADC 输入/多路复用器输入引脚下方
    •  还有事吗?

     谢谢你

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    您好、Pavel、

    内部采样/保持电容器的潜在泄漏是由使用 SCLK 作为转换时钟的 ADS7953引起的。 其他一些 SAR 具有内部转换时钟、并使用 SCLK 移出数据。 因此、我相信任何原理图或 PCB 布局都不会影响潜在的泄漏、这是 ADS7953的警告。

    关于 EVM、我目前没有可用的板、需要查看是否有同事可以使用。 我会随时向您提供有关此内容的最新信息。  

    此致、

    Aaron Estrada

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    您好、Aaron、

    据我所知、您所说的是在采集结束和转换结束之间(当 SCLK 为100KHz 时)(10*12)=120us 期间 DAC 采样电容器上的电荷泄漏。

    我正在尝试想象这个泄漏电流在哪里流动。

    我想了解您对我的思考方式的看法、如下所示:

    • 我测量的是直流电压、因此不需要快速变化、对我也不感兴趣
    • 当输入多路复用器被禁用时(我想是这样)、转换会发生
    • 在该状态下、进入 SAR ADC 的采样电容器会看到禁用的多路复用器和 SAR ADC 的比较器输入
    • 在采集阶段采集的采样电容器上的电荷会泄漏到比较器输入和多路复用器输出中
    • 如果这两种封装采用相似/相同的晶圆工艺制造、因为它们位于同一个裸片上、我可能希望这两个泄漏电流具有相似的大小。

    是否有理由以其他方式思考?

    谢谢你

    Pavel Margulis

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    您好、Pavel、

    有关采样电容器泄漏的初始声明是正确的。

    关于要点、您可以找到我的红色注释:

    • 我测量的是直流电压、因此不需要快速变化、对我也不感兴趣
    • 当输入多路复用器被禁用时(我想是这样)、转换会发生
      • 转换周期从 CS 的下降沿开始、而不是在多路复用器被禁用时开始。  
    • 在该状态下、进入 SAR ADC 的采样电容器会看到禁用的多路复用器和 SAR ADC 的比较器输入
      • 如果 MUX 输出和 ADC 输入之间没有缓冲器、就会出现这种情况。  
    • 在采集阶段采集的采样电容器上的电荷会泄漏到比较器输入和多路复用器输出中
      • 没错
    • 如果这两种封装采用相似/相同的晶圆工艺制造、因为它们位于同一个裸片上、我可能希望这两个泄漏电流具有相似的大小。
      • 对于采样电容器的潜在泄漏电流、器件之间可能仍存在一些差异。 但是、我通常会看到来自同一批次的器件的行为类似。  

    至于 EVM、我无法很快得到一个保留。 我还会继续寻找、但我相信我们没有现成的工具。  

    此致、

    Aaron Estrada