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器件型号：ADS1298 主题中讨论的其他器件： ADS1299
您好、E2E、
你好。
需要您在 ADS1298级联配置方面的专业知识、客户可询问以下问题：
我们的设计中有16个 ADS1299 IC 和5个 ADS1298 IC。 16 1299被分成8个块、其中2个级联对全部连接到一个 FPGA 控制器。 5 1298分为1个独立的 IC (用于标准10导联 ECG)、其余4个成2块(2个级联对)。 我们最初所有 IC 都在其内部时钟上运行、每对具有一个 DRDY 信号。 现在我们已经了解、当在没有 DRDY 的 IC 上时、内部时钟的差异会导致读取不完整的转换。 因此、我们将 CLK 线连接在一起、使用具有内部时钟和有源时钟输出的 DRDY 信号设置 IC、而将第二 个 IC 设置为使用外部时钟。 这在1299中非常有用、所有数据都可以正确读取。 我们对成对的1298进行了相同的更改、并在一致的间隔(类似于独立时钟、但间隔较大、大约为1.5Hz)看到了不良的转换读数。 使用示波器、我们确认时钟信号上存在时钟输出。 我们不知道1299和1298 IC 之间在级联配置方面是否有什么不同的东西来实现这一目的。 我们认为我们现在已经有了正确的硬件连接、但您能帮助我们定义 FW 配置并确认硬件连接吗？
供参考–对于具有独立时钟的级联1298，我们能够读取不完全转换“噪声”数据之间的模拟输入值。 但是、在更改为主/从时钟配置后、我们不会获得模拟读数、并且会在可重复速率下看到较大的错误波动。
感谢你的帮助。
此致、
卡洛
