[参考译文] DAC39J82：DAC39J82的用法和配置查询

Kiran、

在我尝试回答您的所有问题之前、请注意、此器件只有一个可供两个 DAC 使用的输入时钟。 您不能使用两种不同的时钟频率运行。 为了解决这一问题、大多数用户将使用 DAC39J84器件、该器件具有两个可设置为不同频率的独立 NCO。

此致、

Jim  

您好、Jim、

感谢您的回复、  

您能否 为上述主题中的第2点及以后的问题提供宝贵的反馈？ 这些问题与 DAC39J82特别相关、与第1点无关。

此致、

Kiran

您好、Jim、

对  DAC39J84/DAC39J82的两个通道再次进行澄清：  

• 如原始文章中所述、我们不使用 DAC NCO (DAC LO)
• 我们需要不同的采样率@两个通道、 一个通道的有效采样为1000MSPS、另一个通道的有效采样为2800MSPS。 这是否可以使用上述任一 DAC？

谢谢、

Kiran

Kiran、

在下面回答您之前的问题。

此致、

Jim

从基带处理器到 DAC、应发送真实数据样本还是  应发送 IQ 数据样本？

如果您计划使用两个 DAC 输出来驱动复杂的调制器、则需要 IQ 数据。 如果不是、则可以向每个 DAC 发送实际数据。

是否需要发送 IQ 数据

对于输出1生成、JESD 线路速率将为7Gbps； LMF = 821、这是有效的 JESD 配置、还是此处缺少任何内容？

如果使用1x 内插和1400Msps 的 DAC 采样率、则线速率将为7Gbps。 如果使用2倍插值和2800Msps 的 DAC 采样率、则线速率也为7Gbps。

根据 "表9. JESD204B 帧汇编字节表示"在数据表中、 对于 LMF = 821、样本位置由  I0Q0至 I5Q5的3列给出、   是否不应有另一列指示第0至第7行上的样本和八位字节位置(I6Q6和 I7Q7)？ 还是图/表正确？

该表实际上显示了6个数据样本。 这是令人困惑的、因为该表应该只显示第1列、即每帧样本数= 2 (LMFS 中的 S 参数= 8212)。

假设  DAC 的两个通道均运行@ 2800MSPS (2x 内插)、 是否可以使用 JESD (计算出的线速率为14Gbps)满足数据吞吐量要求？ 如果  我们 要使用 DAC 的两个通道、它是有效配置还是对 Max FDAC/FDATA 有限制 (因为  JESD 吞吐量是此处的瓶颈)？ 如果使用两个通道、JESD LMF 的配置是什么？

根据标准、最大线路速率为12.5Gbps。

JESD 参数 M：根据我们的知识、如果它是复杂 IQ 数据 且 使用了一个通道 、那么 M = 2对应 于两个复杂转换器；假设 两个通道 与复杂 IQ 数据搭配使用、那么  M = 4、这种惯例是否适用于 DAC39J82？  

是否需要发送真实数据

 使用 插值、混频器、时钟等时的条件/限制是什么？

当使用两个通道时，该器件只有2个 DAC 和 M =2。 M 不能大于2。 复数混频器将发送 I 和 Q 数据。 大多数客户将 I 数据发送到一个 DAC、将 Q 数据发送到另一个 DAC 以实现复杂输出。

如果  FDAC = 2800MSPS 且内插为2倍、则根据"6.7交流电气特性"、 则内部 DAC PLL 无法生成该频率、 那么我们是否需要使用 DACCLKP/N  直接驱动2800MHz 时钟？ 如果是、"6.6数字电气特性"显示  DACCLKP/N 的最大限制为2.5GHz、 则数据表中是否存在任何有关该值的错误？ 或者 、在@ 2800MSPS 运行时是否存在限制/条件 ？

这是数据表中的一个拼写错误。 DAC39J82的最大外部时钟为2800Msps。

两个内部 VCO 的范围分别为4.44-5.6GHz 和3.7-4.66GHz。 当使用较高 VCO 的上限时、DAC 可在2.8GHz 的内部 PLL 采样下运行。 这将在5.6GHZ 下运行、并除以2以生成2.8GHz。

除了前面的问题、如果我们使用  FDAC = 2700MSPS 且内插为2倍、 内部 DAC PLL 是否可以生成该时钟频率？  根据6.7、 它 应该能够、 但 这里是否有任何条件/限制？ 此外、   还存在任何有关 DACCLKP/N 最小和最大频率限制 的条件、以驱动 DAC PLL？

请参阅随附的文档。

如果我们使用 基于 Xilinx 的 JESD IP 或任何 基于第三方的标准  JESD IP 、这会影响 DAC 的功能？   对于 DAC39J82的 JESD 接口、是否有任何严格的规则？

必须使用子类1模式、该模式需要 SYSREF。除此之外、我没有其他知道的规则。

e2e.ti.com/.../8640.DAC38J84-Clock_2C00_-PLL-and-SERDES-Configuration.docx

您好、Jim、

非常感谢您的输入、我们将详细介绍该文档、以了解时钟、Sysref 和 PLL。 您能为我们提供以下问题的帮助吗

1. 如果我们使用2倍插值(任何大于1倍的因素)而不使用 DAC LO/NCO、那么从基带处理器(FPGA)到 DAC、我们是否需要提供复杂的 IQ 数据或真实数据？ 一些 DAC 电路需要复杂的 IQ 数据来进行信号处理、例如混合、插值等。 只需如此清楚。

2. 假设我们要使用复频混频器、两个通道的内插因子均为@ 2800和2x、 那么、由于 JESD 线路速率的限制、我们将无法使用此 DAC (DAC39J82)、因为它需要每个都具有14Gbps 的 JESD 线路速率、 这是正确的吗？

根据上述查询的答案、我们 可能能够确定采样 V/s 通道使用量 V/s JESD 线速率等

谢谢、
Kiran

Kiran、

对于#1、您可以使用实数或复数数据。

对于#2、DAC 的数据速率将为1400Msps、线速率为7Gbps。 DAC 将在2800Msps 采样。 这假设您使用的是8个通道。 如果您只使用4个通道、则线速率将为14Gbps。 请参阅下面 DAC39J82EVM GUI 中的数字。

Jim

您好、Jim、

感谢您的快速回复。

对于#2，使用 复频混频 器@ 两个通道 都不是所需的 JESD 线路速率= 1400*(16+16)*2*1.25/8 = 14Gbps？

按顺序计算的参数： FDATA = 1400MSPS、(16位 I 数据+ 16位 Q)每通道数据、通道数= 2、8b/10b 因子 = 1.25、JESD 线路数= 8  

此致、

Kiran

您好、Jim、

我们的最终目标是最终确定满足我们应用需求的 DAC 芯片、如下所述。

术语： Fdata  是 数据样本从 FPGA 发送到 DAC 的速率； FDAC  是  DAC 采样速率 、即=  FDATA x 插值因子

在我们的应用中、我们有以下要求、

• 输出1 ：FDAC =  2800MSPS、 FDATA = 1400MSPS、插值因子 2x；信号的有效频谱从0Hz 下降至约460MHz

• 输出2 ：FDAC =  2800MSPS、 FDATA = 1400MSPS、插值因子 2倍；信号的有效频谱从0Hz 下降到大约400MHz

• 输出3 ：FDAC =  1000MSPS， FDATA = 500/250MSPS，插值因子 2x/4x；信号的有效频谱从0Hz 下降到大约85MHz

为了   节省板载空间、我们希望使用最少数量的 DAC 芯片。 因此、我们 不想使用3个 DAC、任何 能够 满足 上述要求 (同时 满足 JESD/数据传输限制)的双通道 DAC 都将对我们大有帮助。 您能否提供 有关可能的 DAC  器件型号及其使用方法的建议 ？

谢谢、
Kiran

Kiran、

一个 DAC39J82用于输出1和2、一个 DAC37J82用于输出3。 DAC37J82的额定速率高达1.6Gsps、并且比 DAC39J82便宜。

此致、

Jim

您好、Jim、

感谢您抽出宝贵的时间回答我们 的问题、我们还将 学习  DAC37J82 、 希望架构和术语与  DAC39J82几乎相同。

关于  DAC39J82、

1. 为了澄清我们的最后一点、如果   单个输出 @ 2800MSPS 需要2个通道、同时在 两个通道上插值2倍、并且不使用 DAC NCO、DAC 能否仅使用真实数据样本？ 那么、我们可以说 每个通道路径上的内插块 不需要复杂数据吗？

2. 在上述情况下、如果我们还需要复数混频器、那么 DAC 只能实现一个输出的功能、并且它需要来自基带处理器的复数 I Q 数据、这是正确的吗？ 如果 DAC 能够满足 双通道输出的功能、那么   JESD 线速率是多少(两个通道上都需要复杂数据) 、  LMFS 等配置参数的值是多少？

要得出有关 DAC39J82的结论、如果您可以就上述两个问题提供您的意见、那将非常有帮助。

谢谢、

Kiran

您好、Jim、

我忘记了提到另一个最重要的条件、  

• 由于通道间泄漏问题和更接近的输出频谱、输出1和输出2不能位于同一个 DAC 上
• 输出1和输出3可以位于同一 DAC 上

此致、

Kiran

然后、您将需要使用两个 DAC39J82和一个 DAC37J82。 输出1和3不能来自同一器件。

您好、Jim、

再次感谢您的回复、在对  DAC37J82/DAC37J84数据表进行了几项研究和分析之后、我们了解了以下内容

1. 对于 大于1x 的插值、它 不需要复杂的 IQ 数据、它可以 处理真实数据样本

2.  如果我们 不在  DAC37J82中使用 NCO 混频器、它可以生成

   1. output_I： 对应  于第一个通道数据样本 (实数数据)的1x 或内插(2x 至16x)输出

   2. output_ii： 对应    于第二个通道数据样本(实数数据)的1x 或内插(2x 至16x)输出

   3. DACA、DACB、DACC、DACD 可配置为选择任何输出

3. 如果我们需要 使用 DAC LO/NCO 混频器 、则 DAC 需要 复杂的 IQ 数据

4. 如果我们需要在两个通道上使用混频器

   1. DAC37J82无法处理、它只有 一个复数混频器。

      1. DAC 只有2个输出、   混频 器输出的实际部分和   混频 器输出的虚部分； DACA、DACB、DACC、DACD   可配置为选择混频器的任何输出。

   2. DAC37J84 可使用、它具有 两个复数混频器。  基于     pathX_out_SEL  寄存器位设置的默认配置输出

      1. DACA： 实际器件混频器1 输出、 DACB： 虚器件混频器1 输出  

      2. DACD： 实数部分混频器2 输出、 DACD： 虚部分混频器2 输出

5. 对于 DAC37J82 、2通道实数数据、最大  FDATA = 1400MSPS 、导致  JESD 线路速率为7Gbps  (使用8条线路)； 相同 的采样率和 JESD 速率适用于 单通道复杂数据、实虚混频器为 o/ps

6.  进行了优化

   1. 对于4通道实际数据、最大  FDATA = 1250MSPS 、导致  JESD 线路速率为12.5Gbps  (使用8条线路)； 相同 速率适用于 2通道复杂数据  

   2. 1通道复数 或2通道实际数据、 采样和 JESD 速率 与  上述第5点相同

这些点 是否准确、 请提出建议、以便它真正有助于我们继续进行设计。  

谢谢、

Kiran