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https://e2e.ti.com/support/data-converters-group/data-converters/f/data-converters-forum/883582/adc10d1500ciut-design-review
您好！
是否有人可以查看随附 的 ADC10D1500CIUT 设计、并在出现任何问题时提供意见。
谢谢、此致、
Divyae2e.ti.com/.../ADC10D1500-DESIGN.pdf
您好、Divya、
是的、我将查看并提供反馈。
我很快会回来的。
谢谢、
Rob
我唯一的建议是、我们评估板中的几条逻辑线路具有一个50欧姆的串联电阻器。
例如引脚：e2e.ti.com/.../ADC10D1X00RB.pdf
U3 PDI
V3 PDQ
Y3 FSR
W4 DDRPHASE
B3 ECE
v4 CALLDLY
V5设计
这是为了减慢任何边缘的速度、并帮助这些线路从驱动器侧端接。 解决这一问题可能是很好的、因为这是连接数字逻辑的标准做法。
还随附了 EVM 设计的原理图、以供参考。
此致、
尊敬的 Rob：
感谢您的评论。
如果在这些控制线上没有添加50欧姆的串联端接电阻器、我是否知道它会产生什么影响？
我们在其他设计中使用了相同的电路、其中我们没有在这些控制线上添加50欧姆串联端接、该设计正在工作。
Divya
如果此布局是新的、则值得在 Hyperlynx 或类似程序中模拟低级控制线路 、以了解 每个单独控制线路上的过冲和振铃。
通常会添加串联电阻器来帮助管理这一点。 例如、会发生间歇性 SPI 写入转换器或其他 IC 的情况。 在其他情况下、并非所有寄存器都将正确设置。
如果您有信心它将起作用、则无需添加此选项。 但是、如果布局具有 changed...especially、如果控制线现在比以前的版本或设计更长、则可能值得关注。
我们需要对 ADC 采样时钟输入平衡-非平衡变压器放置进行进一步澄清。
目前、我们将从 LMX 时钟合成器生成采样时钟到 ADC、并使用平衡-非平衡变压器 B0430J50100AHF 将50欧姆 单端信号转换为100欧姆差动端信号。
但平衡-非平衡变压器的位置距离 ADC 时钟输入3384.812密耳。 还可以吗？
请提供您的建议。
时钟长度应该可以。 我建议使用最高输出摆幅咔嗒板设置并在 ADC 的时钟输入附近使用100欧姆端接。 交流耦合电容器的串联电阻。
请验证以下问题。
为什么您不 直接将 LMX 的差分输出与交流耦合电容器连接到 ADC 的差分时钟输入？ 他们为什么需要通过 Balun？ 您能否与 LMX 页面共享原理图？
Neeraj
Neeraj、您好！
由于我们使用 了 B0430J50100AHF 1：2阻抗比平衡-非平衡变压器、因此它不需要额外的100 Ω 终端。 这在 snaa206 (GSPS ADC 的原理图和布局建议)中有建议。
我们使用 LMX2541SQ2690E/NOPB 器件生成 ADC 时钟、输出时钟(RFout)为50欧姆阻抗。
请查找随附的 LMX design.e2e.ti.com/.../LMX2541SQ2690E.pdf
现在更有意义。
请说明时钟平衡-非平衡变压器的位置。
目前、我们板上的平衡-非平衡变压器放置 在离 ADC 3384.812密耳的位置。 但在 ADC 器件数据表中、他们提到要将时钟平衡-非平衡变压器放置在非常靠近 ADC 输入的位置。
由于 电路板中存在位置和布线限制、因此我们在 LMX 器件附近放置了平衡-非平衡变压器。
如果我们将平衡-非平衡变压器放置在 ADC 附近、则 LMX 长度的单端时钟将增加到3英寸、这将影响时钟信号完整性问题。
请提供说明。
很抱歉耽误你的时间。 当我离开办公室时，Neeraj 为我提供了帮助。
我知道您有一些返修板布局设计限制、平衡-非平衡变压器放置在 LMX 器件附近。
我的建议是、位置好。 然而、连接到 ADC 的平衡-非平衡变压器的差分输出需要遵守差分限制、以便获得共模噪声消除的额外优势。 我还将确保 LMX 器件的输出电流最大化、以实现最佳/最大输出 Vpp 摆幅、从而实现时钟转换。 这将有助于在 时钟信号到达 ADC 之前克服平衡-非平衡变压器的损耗和更长的布线长度。
最后、我肯定会在交流耦合电容器之前放置一个差分100欧姆电阻器终端、并将所有这些组件放置在 ADC 时钟 输入引脚附近。
