[参考译文] DAC3482：DAC3482：有时输出延迟(继续)

猪排

[引用用户="Katsu Matsunaga"]

我的客户在他们的系统上做了一个实验。 然后、他们观察到了一个有趣的结果。

通常、在单同步源模式下、首先允许单同步脉冲实现同步。 但我的客户看到延迟时钟有时会输出。 如果第二个同步脉冲输入未观察到延迟时钟输出、则会考虑解决此问题。

您是否知道第二个同步脉冲为什么会解决此问题？

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这可能不是 DAC3482问题所必需的。 这主要是由于 FPGA 恰好在第二个同步脉冲之前初始化。 在 FPGA 和 DAC 的初始化过程中、初始化过程中时钟可能会不稳定。 在初始化期间可能会发生第一个同步脉冲、此时时钟仍然保持稳定、数字模式仍在初始化。 当 FPGA 最终完全初始化时、第二个同步脉冲将 DAC3482设置为正确的工作模式。 这是我们许多客户的一个常见趋势、因此我在应用手册中强调了这一点、以确保在发出同步脉冲之前所有时钟和数据都已稳定。

[引用用户="Katsu Matsunaga"]

此外、我还想确认延迟时间。

20ns 的延迟时间是 FIFO 块的时钟、对吧？

如果是、输入数据的100MHz x 16位输入方式是否正确且支持 I/Q 多路复用？

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请参阅我在 E2E 中突出显示的图。 正确地说、FIFO 时钟以50MHz 或20ns 周期运行。 FIFO 差异主要由 FIFO 时钟电平造成。  

DATACLK 为100MHz、DDR。

－Kang