• 状态 Resolved
  • 已锁定 已锁定
  • 回复 1 回复
  • 订户 1 订户
  • 视图 193 视图
  • 用户 0 会员在此处
选项
选项
相关

This thread has been locked.

If you have a related question, please click the "Ask a related question" button in the top right corner. The newly created question will be automatically linked to this question.

[参考译文] DAC3484EVM：时钟问题

admin
Guru**** 2539500 points


请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。

https://e2e.ti.com/support/data-converters-group/data-converters/f/data-converters-forum/875017/dac3484evm-clocking-questions

器件型号：DAC3484EVM

你(们)好

我在 EVM 上测量了 DATACLOCK 频率、无论我在 EVM 或 HSDC 软件上使用何种设置、它的频率似乎始终是 DACCLK 频率的一半。  

为什么不依赖于数据速率和内插？  

我还注意到 OSTR 是相对较低频率(MHz 范围)的周期性信号。 为什么它是周期性的？ 如何选择其频率？  

谢谢！

  • 0
    TI__Guru**** 2539500 points
    请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。

    您好！

    DATACLK 采用 DDR 模式、与编程前的输入数据速率成正比。 频率将取决于内插。

    EVM 上的 DATACLK 取决于 FPGA 时钟、该时钟基于数据速率。 有关在插值前为正确的数据速率设置正确 FPGA 时钟的详细信息、请参阅 EVM 用户指南。

    数据表中有一个关于 OSTR 计算的特定部分。 有关更多详细信息、请参阅数据表。  

    －Kang