[参考译文] ADC12DL3200：DxCLK 默认输出

用户、

ADC 处时钟输入的振幅是多少？ 这是否在数据表的规格范围内？

此致、

Jim  

用户、

2.12MHz 时钟可能是由于 ADC 中的“自切换”时钟导致的，该时钟用于防止 ADC 处于断电模式时的非对称老化。

您能否 验证 ADC 断电引脚的逻辑状态？ 此外、验证断电寄存器是否未设置为断电模式。

此致、

Jim

你好、Jim

感谢您的回答。

我的 ADC 位于独立的 FMC 卡、FMC 卡上、来自 SMA 连接器的外部3GHz 时钟输入、经过平衡-非平衡变压器、然后交流耦合进入 ADC。

此 FMC 卡可通过 FMC 连接器安装在载板卡上、然后 ADC 连接到载板卡上的 Xilinx KU115 FPGA。  

我尝试了以下操作：

1、检查设计、PD 引脚 R1通过0欧姆电阻器连接到 GND。 读出寄存器0x002 = 0；

2、DxCLK 可通过写入寄存器0x002=3 (为 ADC 断电)来禁用、或通过写入0x200 =0来禁用 LVDS_EN；这些寄存器写入后、DxCLK 上不存在2.12MHz。

3、只需单独为 FMC 卡供电、无外部3GHz 时钟输入、无 FPGA 连接。 加电后、我仍然可以在 DxCLK 上获得2.12MHz。

4、在上电开始的几秒钟、数据总线具有数据切换功能、但在~5秒后残桩在0处闪烁。 但有时、数据总线也会在 数据切换周期后驱动输出2.12MHz 时钟。

5、使用7dBm 的 R&S SG 驱动3GHz 时钟、时钟振幅为~1.2Vpp (我在交流电容器上使用差分探针检查)。 都与上述行为相同。

6、 仔细检查芯片 ID、寄存器0x00c= 0x51、 寄存器0x00D= 0x04、是这样吗？

期待您的指导... 谢谢

用户、

到达 VA11和 VD11的1.1V 电源对于时钟的运行至关重要。 确保这些电源处于正确的电压电平、并且能够提供足够的电流。

作为完整性检查、请尝试以慢得多的采样率运行 ADC。

此致、

Jim  

您好！

电源器件拓扑完全遵循数据表图179、我检查 了电源电压是否满足要求、 VA11&VD11比 VA19晚~2ms、后者也符合电源序列。

此外、我尝试将 ADC 时钟更改为1GHz、但没有什么帮助。 与之前一样，DxCLK 仍在驱动输出2.12MHz，与未启用外部 CLK 输入相同。

是否有任何其他影子寄存器而不是数据表中规定的寄存器映射来检查 ADC 状态？

BR。

用户、

是否有任何方法 来测量 器件的功耗？

您能否将原理图发送给我们进行审阅？

此致、

Jim

你(们)好

包含原理图、用于审阅和为 VA1.1&VA1.9测量供电。

BR。

e2e.ti.com/.../fmc.pdf

用户、

设计团队正在对此进行研究。

此致、

Jim

用户、

微型电路(已连接)的 EVM 原理图使用与时钟输入所用的变压器、其接线方式与您的接线方式不同。 您是否验证 了 ADC 上的两个 CLK 输入是否正确？ 您能否读取器件内部的温度传感器？ 加电后和存在时钟时、这是否随时间变化？

此致、

Jim

 e2e.ti.com/.../WTB_2D00_654_2B005F00_P02.pdf

您好！

1、ADC 时钟输入正确、我在最靠近 ADC 引脚的交流电容器进行了测量、如下图所示。

2、DxCLK 输出在上电后始终存在、即使没有提供3GHz 参考时钟也仍然存在。 并且在下电上电或寄存器配置时永远不会改变。 如下图所示的 DxCLK 振幅为~2V。

3、我可以读取/写入所有寄存器、也可以通过写入寄存器0x200=0来禁用 DxCLK。

4、现在总功耗约为0.25A*12V = 3W。

Pic1：ADC 3GHz 基准时钟接近 ADC CLK IN 引脚。

PIC 2：DxCLK 输出

用户、

您提到"现在总功耗大约为0.25A*12V = 3W "。 其中多少来自 ADC？ 当您关闭时钟时、这是否会改变？ 您是否尝试使用较慢的时钟运行？ 您是否尝试过任何用户定义的测试模式来查看输出的数据是否正确？

此致、

Jim

您好！

我将电源拓扑设计为数据表图179、现在12V 导入的流耗为0.25A、这适用于 ADC 和所有 DCDC 稳压器和 LDO 损耗。 没有其他组件使用此12V 电源轨。 它始终为0.25A、在下电上电时没有变化。

我尝试更改较慢的时钟2GHz 和1GHz、在 DxCLK 上始终具有相同的2.13MHz 输出。

我尝试将 ADC 配置为数据表第8.3章、也设置了用户定义的测试模式、但问题在于没有正确的 DxCLK、我无法在 FPGA 侧打开 LVDS 接口、FPGA 中的 PLL 无法锁定、因此无法提取任何数据...

由于 DxCLK 输出的运行方式类似于 ADC 的"默认状态"、是否有任何诸如"影子寄存器"之类的建议或检查 ADC 状态的建议？

此致。

用户、

从您的回答中、我仍然无法判断电源是否随时钟的出现而改变或被移除。

此致、

Jim

你(们)好

功耗不随时钟的出现而变化或被移除。

BR。

用户、

对器件应用 clk 应显著改变 VA11和 VD11的功率级别。

请 尝试通过 SPI 将器件设置为断电模式、并查看与正常运行相比、电源是否至少在断电模式下发生了变化。

在您使用的稳压器的数据表中、 输入电压为12V 时、效率低于80%。  根据12V 电源 在3W 时的功耗、 这意味着该器件的最大功耗为2.4W。 如果应用了 clk、ADCDL3200的功率应高于3W。

DxCLK 的振幅似乎太高。 这是使用100欧姆外部端接还是不使用进行测量？

如果端接电阻器就位、则信号电平有问题。

以下 是根据设计团队的意见尝试缩小问题范围的其他几个方面：

1. 提供对器件的 SPI 写入

2. 尝试在不对器件进行任何 SPI 写入的情况下测量 DxCLK 输出。 只需将其加电即可。

3. 检查寄存器0x7D (应为0x80)–加电后检查1s

4. 检查寄存器0x270 (应为0x01)-在加电后检查1s

5. 检查寄存器0x2A (应为0x00)-加电后检查1s

6. 将寄存器0x201设置为0x00 并测量 DCLK 频率(应加倍)

7. 测量 CLK 引脚 wrt chip GND 的 IV 特性

8. 测量 CLK 引脚之间的差分电阻

9. 测量 CLK 引脚上相对于芯片 GND 的直流电压

10. 持续将0x2B7写入0xFF、然后写入0x00 (DXCLK 输出应具有与 SPI 写入频率相关的毛刺脉冲)

11. 是否可以尝试不同的器件和/或不同的电路板？

设计团队中的每个人都怀疑 CLK 路径是问题所在。 芯片故障或未正确连接到 CLK 源的器件(例如焊接问题)

此致、

Jim

你(们)好

感谢大家、我想更新状态：

1) 1)当我仅测试 FMC 卡的功耗(无 FPGA 连接)时、为0.25A*12V；当我将 FMC 卡安装在载波卡上时、FPGA 写入寄存器0x2=3以将 ADC 设置为断电模式、12V 电源轨上的电流会降低0.33A。

2)上次我在没有100欧姆端接的情况下测试 DxCLK 时、在 DxCLK 上端接100欧姆时振幅为800mV。

所有 AP 均以内联方式更新：

1. 提供对器件的 SPI 写入

2. 尝试在不对器件进行任何 SPI 写入的情况下测量 DxCLK 输出。 只需将其加电即可。

   1. 端接100欧姆时的振幅为800mV。 加电后、DxCLK 频率保持在2.13MHz。

3. 检查寄存器0x7D (应为0x80)–加电后检查1s

   1. 是的、它是0x80。

4. 检查寄存器0x270 (应为0x01)-在加电后检查1s

   1. 是的、它是0x01。

5. 检查寄存器0x2A (应为0x00)-加电后检查1s

   1. 是的、它是0x0。

6. 将寄存器0x201设置为0x00 并测量 DCLK 频率(应加倍)

   1. 是的、当0x201设置为0x00时、频率将翻倍至4.26MHz。

7. 测量 CLK 引脚 wrt chip GND 的 IV 特性

   1. 很抱歉、我无法得到这种情况的意思。 您能解释一下这方面的更多详细信息吗？

8. 测量 CLK 引脚之间的差分电阻

   1. 差分电阻为79.8欧姆、上电后使用万用表在 CLK 交流电容器上测量。

9. 测量 CLK 引脚上相对于芯片 GND 的直流电压

   1. 它仅为~4mV。  测量点：靠近 ADC 的交流电容器焊盘。(这里我假设它应该是符合规格的0.3V？)、我确认过孔处靠近 ADC 引脚的1.1V 和1.9V 电压是1.098V 和1.878V。

10. 持续将0x2B7写入0xFF、然后写入0x00 (DXCLK 输出应具有与 SPI 写入频率相关的毛刺脉冲)

    1. 是的、我可以在 SPI 写入时获取 CLK 移位。

11. 是否可以尝试不同的器件和/或不同的电路板？

    1. 我有2个 FMC 板、它们是相同的现象。

CLK 上的共模电压似乎与规格不同？

但硬件设计是交流耦合 CLK 输入。 寄存器0x2a 设置为0x0、这意味着 DEVCLK_LVPECL_EN = 0表示使用自偏置。

感谢您的支持。

BR。

用户、

 请参阅下面添加到您的新评论。

此致、

Jim

1. 提供对器件的 SPI 写入

   • 我仍想了解在启动时通常写入部件的内容

1. 测量 CLK 引脚 wrt chip GND 的 IV 特性

   • 很抱歉、我无法得到这种情况的意思。 您能解释一下这方面的更多详细信息吗？

     1. 为器件加电。

     2. 将正负 CLK 输入短接至电压源的+连接器

     3. 将电压源的–连接器连接到 AGND

     4. 扫描电压源上的电压、使其介于-0.5V 至1.6V 之间

     5. 测量流出电压源的电流

     6. 使用仅连接到芯片 CLK+引脚的电压源的+连接器重复测量

     7. 使用仅连接到芯片 CLK-引脚的电压源的+连接器重复测量

2. 测量 CLK 引脚之间的差分电阻

   • 差分电阻为79.8欧姆、上电后使用万用表在 CLK 交流电容器上测量。

     1. 79.8欧姆似乎很低。 请不要为电路板加电并重新测量？ 确保万用表在端子上施加的电压不超过0.5V、否则 ESD 二极管将导通。

3. 测量 CLK 引脚上相对于芯片 GND 的直流电压

   • 它仅为~4mV。  测量点：靠近 ADC 的交流电容器焊盘。(这里我假设它应该是符合规格的0.3V？)、我确认过孔处靠近 ADC 引脚的1.1V 和1.9V 电压是1.098V 和1.878V。

     1. 是的、它应该为~0.3V

是否可以获得电路板布局图？ 足以查看 CLK 的 ADC 和交流电容之间的面积。

你(们)好

1、初始设置如下所示的 txt 文件：

e2e.ti.com/.../inital.txt

2、I-V 字符 wrt GND 如下图所示：

3、关断时差分电阻为142.2欧姆、上电时差分电阻为79欧姆、CLK 输入被移除。(确保差分电压小于0.5V)  

4、我们是否要抓住这一线索、深入了解为什么它不是0.3V？

5、交流电容尽可能靠近 ADC、如下图所示：

谢谢、致以诚挚的问候。

你(们)好

我从这个回复中感到震惊、最后我意识到我犯了一个愚蠢的错误：我错误连接了 ADC 射频输入和时钟输入。  这就是我无法在 DxCLK 上获得时钟输出的原因。 现在一切都运行良好。

甚至对这种错误感到有点沮丧、但这是工作和生活的一部分。 总之、在此、我衷心感谢所有 TI 员工帮助我找出根本原因。 感谢您的专业、坚持和耐心！ 真的很棒的支持！ 你们让我的一天变得美好。 现在喝杯咖啡和你的同事聊天：hejhej~我得到了一个有趣的案例，这里是一个帮人，他犯了这样一个愚蠢的错误，布拉巴， :-)