[参考译文] DAC7734：加电期间的输出电压电平。

您好！

下面是我对数据表中 DAC7734的理解。

由于此器件具有在 VDD 上触发的内部上电复位(POR)电路、因此您无需提供任何显式 RST 信号。 POR 也通过 RESTSEL 选通、这意味着、当您在 RST 和 RESETSEL 被锁存之前处于加电状态时、它可能处于任何状态、因为 RESETSEL 状态未知(我的理解、需要与团队核实)

在 RESETSEL 被锁存之前、我不确定输出状态。 在与我的设计团队核实后、我会再次返回。

您的上电顺序如何？ VDD 随 RESETSEL 一起提供、还是 RESETSEL 处于固定逻辑电平？

由于这些是非常旧的器件、我建议从我们的 DAC 系列中改用新器件。

此致、

AK

您好！

POR 和 RST 引脚上的上升沿都将导致 DAC 寄存器出现低电平复位脉冲。 如所附原理图 dac7744_2中所示的内部复位信号会进入一组触发器或锁存器、并连接到各自的清零引脚。  对于 MSB 锁存器或触发器、有一些 RSTSEL 值的简单解码逻辑、而 MSB 锁存器或 FF 具有设置和清除引脚。  根据 RSTSEL 的状态、这个 MSB 锁存/FF 将被设定为高电平或低电平、具体取决于 RSTSEL 的状态。  只要 RSTSEL 在内部复位信号结束前大约10ns 处于其适当的值、它就会被设置为所需的 RSTSEL 状态。  如果 RSTSEL 最初为零、那么 LATCH/FF 最初将设置为零、但假设 RSTSEL 在内部复位变为高电平之前至少改变10ns、它最终将跟随 RSTSEL 状态。

至于上电时的 DAC 输出、请注意、这些旧器件根本没有任何上电干扰抑制电路。 因此、我们从未真正测量过它、甚至尝试消除它。  由于在上电期间状态 RSTSEL 未知、因此可能存在超出中量程或零量程的输出干扰。

我强烈建议 RSTSEL 在上电期间连接到接地或电源(5V)以获得已知状态、而不是将其与电源线一同启动。

此致、

AK

您好 TTD、

我没有在这篇帖子上附加任何内容。 这是我无法分享的器件内部原理图。

希望您能从我之前的帖子中了解器件行为。

请告诉我您是否对相同问题有更多的顾虑。

此致、

AK

您好 TTD、

在 RSTSEL 状态被锁存之前、加电时可能会出现超过零标度的输出毛刺脉冲。 由于这种非常非常老旧的情况(来自 Burr-Brown 时间)、我们没有在这些条件下广泛描述加电输出干扰的特征。 我认为在那些日子里、这不是一个问题、也不会对设计条件施加任何影响。

鉴于这些限制、我建议使用适当的输出钳位电路为后续级提供保护。

此致、

AK

您好！

我的意思是不使用某些 MCU 或处理器来控制这些线路。 如果您的电源(VDD)，请连接至该电源 或连接至 GND。 这样、您就不会违反任何条件。

希望这能澄清。

此致、

AK