[参考译文] DAC121S101：输出干扰

您好！

感谢您给我们写信。

您观察到的是 DAC 中固有的代码到代码干扰(串式和 R2R DAC 架构不可避免的后果)。

您可以通过在输出端使用简单的 RC 滤波器或使用采样保持设计去毛刺脉冲电路来消除这种情况。

我建议在 DAC 输出端使用 RC 滤波器、而不是原理图中所示的高通滤波器。

通过检查、您是否可以在 RC 滤波后交换两个组件并检查输出波形？ 您要生成的正弦波的频率是多少？

将 RC 截止频率保持在所需频率的5到8倍左右。

让我知道您执行此测试后的结果。

有关 DAC 代码到代码干扰的更多信息、请查看下面的教育材料。

training.ti.com/lessons-precision-dacs-code-code-glitch

此致、

AK

感谢您的快速响应。

我知道代码到代码的错误、但与我之前使用其他 R2R DAC 测量的结果相比、这看起来非常显著且非常高。

通过查看上图并进行一些粗略计算、毛刺峰值的振幅约为200mV、持续时间约为350ns。为了对毛刺脉冲能量进行非常粗略的计算、我假设毛刺上升和下降呈线性变化、因此我计算出的能量为 三角形面积(200mV*350e-9 s)/2 = 70nV。 该 DAC 指定为12nV (在最坏的 MSB 转换情况下)、因此即使将我的粗略计算除以4来计算非常不正确的数学运算、器件也会超出规格。

如果我在这里的想法不正确、请改正。

我还应该提到、尽管 DAC 的更新是一致的、但它并不总是存在。 我有一个视频、显示了几秒钟内的干扰上升和下降(尽管示波器触发可能会在这里造成一些不一致)、它几乎是周期性的。 很遗憾、我无法附加视频、但我认为如果问题仅仅是由于代码到代码转换导致的、那么干扰将是一致的、并且始终存在？

频率约为6.5kHz

遗憾的是、该应用对相位非常敏感、因此简单的 RC 低通可能不合适、但我会尽快实施该应用以测量结果。

我将查看在 DAC 之后实现采样保持电路、并测量性能改进。 遗憾的是、由于在实验室中使用 Covid 的时间可能很困难、因此这可能需要一段时间。

再次感谢您的帮助。

您好！

我无法从您共享的图中计算干扰能量。

观察70nV/s、毛刺脉冲能量似乎高于产品规格。

为了进行快速检查、您能否将直流代码从1V 更改为1.3V 并测量毛刺脉冲能量？ 我之所以要求这样做、是因为我希望确保器件干扰能量在指定的限制范围内。

还需要考虑的是数字馈通。 对于器件、其在内部生成的数据表中指定。 但大量的数字馈通也可能来自布局不当。 也可以查看这些内容。

此致、

AK

我已附上一幅非常粗略的图像、说明我如何计算以下干扰能量：

由于输出应该是正弦波(此时下降、数字输入值确认)、我假设误差/毛刺是包含在绿色三角形内的区域。

示波器的范围为500ns/div 和1V/div、因此我估算了这些值(我目前不在实验中)、但峰值大约为200-250mV、宽度大约为350-400ns、得出70-100V 之间的粗略能量数值。

为了测试 DAC 代码到代码误差、我向 DAC 发送了一个低频斜坡、DAC 值在4kHz 时线性增加、但使用了与之前相同的 SCLK 频率。 下面可以看到输出更清晰、因此问题可能是由数字馈通导致的、而不是代码到代码或干扰错误。

粉色迹线是下图中的 DAC 输出。 输出上的曲线是由交流耦合电容器引起的、如果没有电容器、该响应将如预期的那样呈线性。

我假设干扰在同步脉冲之后立即发生(上面第一个图像中为黄色)、因为这种情况与 DAC 输出更新时(在第16个下降时钟边沿之后)一样发生 但是、我是否可能看到由 SYNC 信号导致的输出伪影或充电/放电？  

我已经订购了 EVM 板、因此我将对其运行一些进一步的测试、以便继续运行测试并从公式中删除可能的布局误差。

再次感谢、您的意见非常有帮助。

您好！

为了完全确保其数字馈通、您可以通过降低 DAC 运行速度来测试这一点。

数字馈通应按比例减少。 此外、您还可以尝试在数字线路中添加小电阻器(可能大约为50至100欧姆)、以减小尖锐边缘。

此致、

AK

我们在所有线路上都有终端电阻器、但我将减小驱动电流并降低一切速度、看看这是否有用。

再次感谢、如果这能解决我的问题、我一定会更新该主题。

您好！

这些串联端接应该更靠近用于 SYNC、SCLK 和 SDI 信号的驱动 FPGA/微控制器。

让我知道测试是如何进行的。

此致、

AK

您好！

很高兴您的问题得到了解决。 如果您需要进一步的帮助、请告诉我。

此致、

AK