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https://e2e.ti.com/support/data-converters-group/data-converters/f/data-converters-forum/891656/ddc316-data-on-doutx-are-shifted-out-on-rising-edge-of-dclk-why
DOUTx 上的数据在 DCLK 的上升沿移出、但在第17页、数据表中显示"数据在 DCLK 的下降沿移出。" 时序图"图1. 串行接口时序"。
但是、当我使用逻辑分析仪直接测量 DDC316上的信号时、迹线会显示 DOUTx 上的数据在 DCLK 的下降沿移出(例如、请参阅光标 A)。
发生什么事了？
您好 Bernard、
根据数据表、数据在 DCLK 的下降沿移出、此外、从 DCLK 的下降沿到 DOUT 的传播延迟(最大值为21ns)。 假设 我们假设 DOUT 上的数据在 DCLK 的上升沿移出、则光标 A 右侧的数据沿似乎违反了 tDOHD、而没有数据表中提到的 tDOPD。
根据您的计时、DCLK 频率不明显。 您是否以25ns 的周期运行 DCLK？ 您能否减慢 DCLK 的速度以检查与 DCLK 之间的数据边沿？
