This thread has been locked.
If you have a related question, please click the "Ask a related question" button in the top right corner. The newly created question will be automatically linked to this question.
https://e2e.ti.com/support/data-converters-group/data-converters/f/data-converters-forum/872039/ads4245-using-clock-with-low-duty-cycle
大家好、
我的客户希望使用 ADS4245、您能就以下问题提出建议：
"我想用占 空比为33%的36MHz 外部时钟馈入器件输入时钟。
我在数据表(见下图)中注意到最小占空比为35%(或40%)。 这意味着我超出了规范…
它如何影响 ADC 性能？"
此致、
NIR。
NIR、
输入时钟路径上有一个占空比校正器电路(DCC)、可为 ADC 保持50%的占空比。 它在一个边沿上工作、并通过使用内部延迟单元进行预测。
在低时钟速度下、时钟周期增加、延迟不足以预测另一个边沿、因此建议在较低速度下绕过 DCC。
数据表的图79显示了65MSPS 时 ADS4245对性能的影响。
由于客户希望以36Msps 的频率运行，因此占空比偏离50%时，性能会更快地下降。 除了对性能的影响之外、输出时序也可能受到影响。
Jim
感谢 Jim 的解释。
NIR、您好！
我记得、对于 ADS62Pxx 和 ADS42xx 系列、在低频模式下运行时、设计必须禁用内部 DLL (延迟锁定环路)、以确保正确的内部逻辑设置/保持时间。 如果外部时钟占空比关闭、内部逻辑可能会使用下降沿来捕获数据、并可能导致建立/保持时间错误。 这可能会显示为 SNR 命中。 让我与 Jim 核实一下他之前是否进行过此类测量。
－Kang
我在调整时钟占空比时没有进行任何测量。
Jim、Kang、
我知道。
感谢您的支持。
我们将尝试找到另一种方法、即将时钟向下分频。
我将告诉您、我们是否需要有关这方面的任何其他支持。
