您好！
我正在对 ZCU106电路板+ TSW14J10 (修订版 C)+ ADC31JB68EVM (修订版 B)执行几乎相同的测试。
我将 Agilent N5181A 信号发生器的500MHz +12dBm 输出用于 CLK 输入。
我已修改两个寄存器((R44-R45至 R51-R61)以使用 LMK_ADC_SYSREF (SDCLKout3)。
我还修改了 Vivado 2019.2和 Vitis 的设计和固件。
但是、链路非常不稳定且很难连接。
尝试数十个复位后、我可以链接 JESD204b。
我的斜升模式下。 这是正确的模式吗？
我已将原始数据导出为 csv 文件并附加它。
每128个采样间隔。 减小为-63。
下面是 GUI 设置。
您好！
我们将使用 ZU7EV (具有视频编解码器的 MPSoC)。
因此、我需要使用 ZCU106板来实现它。
因为您可以检查 LMK04828设置。
CLK、500MHz 输入连接到 LMK04828的 CLKin1和 ADC31JB68的 CLKIN。
对于 FPGA REFCLK (DCLKout8)和 glbclk (DCLKout10)、500MHz/2 = 250MHz。
对于 SYSREF (SDCLKout3、SDCLKout11)、500MHz/32 = 15.625MHz。
在 ILA 捕获的下方、jesd204_bolck_IBUF_out 是 sysref。
ILA 捕捉时钟为250MHz、glbclk。
SYSCREF 是16个250MHz 捕捉时钟周期。
它是15.625MHz。
当 JESD204链路成功时、RX_SYNC 与上述相同、稳定为1。
当 JESD204链接失败时、RX_SYNC 如下所示。 模式正在发生如下变化。
连接 JESD204链路时、如果我外转50MHz CW 音调、波形如下所示。 存在周期性不连续性。 周期约为128个样本。
下面是 JESD204 IP 设置。
你好、Seung Oh、
我面临着类似的情况。 在我的设置中、我的时钟如下
ADC 开发时钟- 500MHz
ADC SYSREF 时钟- 15.625MHz
FPGA 内核时钟- 125MHz
FPGA REF 时钟- 500MHz (cpll_REFCLK)
FPGA SYSREF 时钟- 15.625MHz
当你说 glbclk 时、你的意思是什么？ 在 JESDB 块上有两个时钟 REF_CLK 和 CORE_CLK。 您是否将两个时钟都设置为125MHz？
此外、您是否使用50MHz 输入信号和500MHz 采样频率捕获 FPGA 内的所有样本？您应该每周期捕获10个样本？
非常感谢您的帮助。
谢谢和 Rgds、
斯蒂芬
