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[参考译文] ADC12DJ5200RF：ADC12DJ5200RF

admin
Guru**** 2540720 points


请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。

https://e2e.ti.com/support/data-converters-group/data-converters/f/data-converters-forum/893803/adc12dj5200rf-adc12dj5200rf

器件型号：ADC12DJ5200RF

大家好、

我们正在使用 ADC12J5200RF 开发/设计 ADC 卡。

我需要 TI 提供的 CAD/GERBER 文件中未提供的以下一些信息。请做必要的操作。

PCB 材料和堆叠详细信息？

sysref 差分时钟组和设备时钟之间的最大容差(长度匹配详细信息)。

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    TI__Guru**** 2540720 points
    请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。

    您好、Sangeeth、

    所有光绘文件和 EVM 设计信息均可在此处找到/访问 TI 网站。

    http://www.ti.com/product/ADC12DJ5200RF/technicaldocuments 

    只需下载 EVM 设计文件 SLVC778.zip。

     Sysref 和时钟跟踪之间不需要距离边界。 仅差分布线本身。 对于每个差分对、我会将这些值保持在10mil 以下。

    此致、

    Rob

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    TI__Guru**** 2540720 points
    请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。

    您好，

    感谢您的快速回复。

    我获得了除以下内容之外的所有详细信息、这些内容可在 EVM 设计文件中找到。

    1.为避免信号损失，哪种 PCB 介电材料建议 ADC12DJ5200高速(采样时钟：5.2GHz)？。

    对于 SYSREF 和 DEV 时钟组、我们必须保持的最大容差是多少。

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    TI__Guru**** 2540720 points
    请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。

    您好、Sangeeth、

    PCB 材料在制造注释下指定的光绘文件下载中声明、即 Meg6。

    请参见随附的。

    如上所述、SysRef 和 Dev 时钟组之间没有可维持的最大容差、因为所有应用程序在其系统板等上都有不同的布局限制  在时钟信号链(EVM 上的 LMK 和 LMX 器件)和/或 FPGA 上进行时序调整以正确捕获数据。  

    此致、

    Rob