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器件型号：ADC124S101 您好！
我将使用只能与 SCLK 时钟下降沿同步更改输出引脚状态的系统来驱动 ADC。 当#CS 变为高电平时、SCLK 不会停止、因为其他器件需要使用相同的时钟进行并行扫描。
现在、数据表指出：
'当 CS 变为高电平时、SCLK 在内部被门控关闭。 如果在 CS 为高电平时 SCLK 在低电平状态停止
CS 的后续下降将生成 SCLK 内部版本的下降沿、从而使 ADC 进入正轨
模式。 这被 ADC 视为 SCLK 的第一个下降边沿。 如果在 SCLK 为高电平时 SCLK 停止、则为 ADC
在 CS 下降沿之后的第一个 SCLK 下降沿上进入跟踪模式。"
如果#CS 和 SCLK 同时变化、会出现什么情况？ 当识别到#CS 变为高电平时、它是否不可预测、或者 SCLK 的前一个值(高电平)是否仍然有效？
我们非常感谢您提供的任何提示。
Ralf
