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器件型号：ADS8912B 大家好、团队、
我认为 ADS8912B 可通过提供1.8V 作为 DVDD 来使用1.8V 接口。 正确吗？
数据表6.3建议的运行条件涉及两个条件："运行"和"指定吞吐量"。
"指定的吞吐量"是什么意思？
此致、
Sato-San、您好！
是的、ADS8912B 可与1.8V 接口(最低1.65V)配合使用。 但是、当接口电压降至2.35V 以下时、数字电池在所有条件下都不支持最大 SCLK 频率。 在某些模式下、降低的 SCLK 频率可能不够高、无法支持完整的500kSPS 数据速率。 但是、有许多选项可以解决该限制。
数据表规格部分列出了电源电压低于2.35V 时 SCLK 频率降低的情况。 请注意、最大逻辑低电平必须小于0.2DVDD、最小逻辑高电平必须大于0.8DVDD、以支持20MHz 的最大 SCLK 频率。 如果您有一个本地 SCLK 缓冲器、该缓冲器能够以 V-Ih>0.9DVDD 和 V-IL<0.1DVDD 的逻辑电平驱动 SCLK 输入、则该器件将支持高达68MHz 的 SCLK、这接近于 DVDD >2.35V 时的最大70MHz。
如果您使用的是单个 SDO SPI 接口、且最大 SCLK 为20MHz、则在使用区域2数据传输时仍可支持全数据速率。 这些详细信息显示在数据表的图46和公式5到10中。
例如、使用区域2数据传输时、最大数据传输时间(数据周期期间、为器件输出转换结果计时的可用时间)由等式8和9给出。
T-READ_Z2 <= t 周期 - t-d_cnvcap - t-qt_ACQ (8)
T 周期= 2000nS (500kSPS 采样率)
T-d_cnvcap = 20ns
T-qt_ACQ = 30nS
T-READ_Z2 <= 2000nS - 20ns - 30nS = 1950nS
F-SCLK >= 18/t-read_Z2 (9)、其中18是针对转换结果进行时钟输出的位数。
F-SCLK >= 18/1950nS >= 9.3MHz
此致、
Keith Nicholas
精密 ADC 应用
