我的设计要求是生成 Fout = 37MHz。 从 DDS。 DAC 3283连接到 Xilinx FPGA。 接口为8位 LVDS。
DDS 采样时钟为96MHz。
DAC 时钟为192MHz。
数据时钟为192MHz。
能否以192MHz 运行 DDS 采样时钟以使 Fout 达到37MHz?
提前感谢
t Ravikanth
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我的设计要求是生成 Fout = 37MHz。 从 DDS。 DAC 3283连接到 Xilinx FPGA。 接口为8位 LVDS。
DDS 采样时钟为96MHz。
DAC 时钟为192MHz。
数据时钟为192MHz。
能否以192MHz 运行 DDS 采样时钟以使 Fout 达到37MHz?
提前感谢
t Ravikanth
您好!
您计划使用的基带数据速率和插值速率是多少? 根据您的上述描述、我相信它是96MSPS。 这是2倍内插。
DAC 输入端的 FIR 滤波器在复杂域中具有80%的滚降、在实际域中具有40%的滚降。 使用96MSPS 时,实际信号带宽为96Msp*0.4 = 38MHz。 您的信号接近滤波器边沿。
您将需要使用 MATLAB 来仿真数据表中列出的滤波器抽头、以执行仿真、以查看 DAC 插值上的 FIR 滤波器是否足以满足您的应用需求。
e2e.ti.com/.../6724.DAC3282_2D00_3-Byte-Wide-DDR-Clocking.pdf