我们使用5403实现了 FPGA/ADC 设计。 我们看到每个奇数/偶数样本上都出现偏移,偏移量为16到22个计数的幅度(但不完全是)。 我们能够更改 FPGA 中每条输出线路的延迟时间、并证明了他的工作原理。 但是、当我们更改抽头值时、唯一的区别是偏移从偶数个样本移动到奇数个样本-但仍然存在。 我们已显示所有线路正常工作、并且不会在一种或另一种状态下"插入"、因此电路板上没有短路。
还有人遇到过类似的问题吗?
提前感谢。
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提前感谢。
尊敬的 Rob、非常感谢您的回应、非常感谢。
我们正在以原始格式读取数据、并将其传输到 Zynq MicroZed 上的 FIFO 中、该数据不会在 FPGA 中进行操作。 这是一个脉冲应用程序,因此产生的100个数据字节在一个块中被读出,从 FIFO 中读出为两个16位符号扩展的12位数据字节的32位读操作。
因此、(h) aaa 和(d)-1的 ADC 样本 将读取为0AAAFFFF
高16位为"偶 数"、低16位为"奇数"样本。 我们已注入测试 数据、并确认我们正在正确读取高字节和低字节。 只有当我们读取 ADC 数据时、我们才会发现问题。
我猜(这就是全部)振荡器(在另一个线程中讨论) 在正边沿上导致 VCOM 的偏置变化-也许是由于电源扰动?
感谢所有帮助
Richard