Other Parts Discussed in Thread: ADS7066
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器件型号：ADS7066 您好！
我正在尝试让 ADS7066在新设计上运行、我遇到了一个我无法解决的问题。
在数据表首页上、可以通过>4.5MHz 的 SPI 频率实现最大吞吐量。
第6.7节给出了 t_conv 的限制为3200ns、t_ACQ 的限制为800ns。
以下 pgae 顶部的时序图(第8页)显示了 t_conv 的芯片选择保持高电平(最小值为3200ns)、然后 t_ACQ 变为低电平(800ns)。 正是在这个 t_ACQ 期间、一个转换结果被传递给一个主机。 因此、如果所有 SPI 活动都在800ns 内发生、并且每个样本为16位(可能的最精简数据、无平均值计算或标志位)、则每位的最短时间为800ns/16 = 50ns、对吧？ 这反过来意味着、为了实现最大吞吐量、SPI 频率必须大于20MHz、并且在800ns 内时钟输出完整的24位数据包需要大于30MHz。
那么、4.5MHz 的数字来自哪里？ 大概是我没有考虑到某些问题或我没有正确理解的问题(或者可能是数据表中的拼写错误)。 我的主机是一个低功耗 FPGA、尽管可以实现30MHz 的频率、但如果我能够将时钟速度降低到10MHz、则可以简化工作(并降低功耗)。
解释清楚这一点将非常有帮助。
谢谢、
戈登。
