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器件型号：ADS54J60EVM 您好！
我查看了评估板的原理图、发现连接到 FPGA 的 ADC 评估板有2个时钟： FPGA_JESD_CLK 和 CLK_LAO_0。
我知道 FPGA_JESD_CLK 是 JESD 接口的时钟。
我不明白 什么是 CLK_LAO_0。 它的用途是什么？
Yuval
您好！
我查看了评估板的原理图、发现连接到 FPGA 的 ADC 评估板有2个时钟： FPGA_JESD_CLK 和 CLK_LAO_0。
我知道 FPGA_JESD_CLK 是 JESD 接口的时钟。
我不明白 什么是 CLK_LAO_0。 它的用途是什么？
Yuval
