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[参考译文] ADC08D1020:DS 问题

Guru**** 2507225 points
Other Parts Discussed in Thread: ADC08D1020

请注意,本文内容源自机器翻译,可能存在语法或其它翻译错误,仅供参考。如需获取准确内容,请参阅链接中的英语原文或自行翻译。

https://e2e.ti.com/support/data-converters-group/data-converters/f/data-converters-forum/1162853/adc08d1020-question-for-ds

器件型号:ADC08D1020

客户发现这两个问题与 DS 中的描述不一致使用 ADC08D1020时 、HOE 可以得到您的确认。  

关于 CALRUN  

如下图2所示、这是 ADC08D1020的外设电路。 14引脚开路、127引脚用作 SPI 的 CS、下拉 CAL (30引脚)。

上电后、电源(黄色)和 CALRun (红色)显示如下。 可以看出、在第一个脉冲之后 、第二个脉冲出现。

由于客户将127引脚配置为 CS、因此他们认为第二个脉冲不应出现校准延迟、同时 CAL 始终为低电平。 那么、为什么会出现第二个脉冲?

2.   DS 中提到即使 芯片已通电、但如果时钟尚未出现、校准  将不会触发、芯片将在时钟发生前以低功耗工作。 那么、在没有时钟时是否会进行上电校准? 时钟即将到来、是否会再次进行校准?

由于在上电时没有时钟时校准电路将不工作、因此 CALRun 的第一个脉冲是什么原因的?

  

  • 请注意,本文内容源自机器翻译,可能存在语法或其它翻译错误,仅供参考。如需获取准确内容,请参阅链接中的英语原文或自行翻译。

    您好、Harry、

    我们将对此进行研究、并向您提供答案。 感谢你的等待。

    此致、 Camilo

  • 请注意,本文内容源自机器翻译,可能存在语法或其它翻译错误,仅供参考。如需获取准确内容,请参阅链接中的英语原文或自行翻译。

    您好、Harry、

    出现第二个脉冲是因为在器件加电时 CalRun 输出端存在初始高电平。 一旦内部逻辑在加电后稳定下来、这个值就会变为低电平、这在内部逻辑被复位后有效。 这不表示有效的校准事件。

    然后、在经过一段由短 CalDly 设置和接收到的 CLK 频率确定的延迟后、会发生实际校准事件。 这将是 CalRun 第二高电平。 例如、当时钟速率为1GHz 时、延迟应约为67ms。 (2^26 x 1/1GHz) 2^26值来自下表的第16页。

    https://www.ti.com/lit/ds/symlink/adc08d1020.pdf?ts=1666117033570&ref_url=https%253A%252F%252Fwww.ti.com%252Fproduct%252FADC08D1020

    为了正确运行/性能、CLK+/CLK-输入必须与差分时钟源进行交流耦合。 借助这些交流耦合输入、即使未应用时钟信号、高增益时钟接收器也会在芯片内部以不确定的频率生成一些逻辑切换。 这将导致比正常的 CalDly 周期和 CalRun 周期长很多、但信号仍将切换。 校准结果将很差。

    如果这不能解决客户的问题,他们能否提供一个类似的图,其中还包括对应用的 CLK 输入信号的探测?  如果基于 CalDly 的校准发生在 CLK 稳定之前、或者芯片温度已经稳定在接近工作点的位置、那么性能将不是最佳的。

    我们强烈建议在为 ADC 加电并时钟稳定后60秒(或更长时间)执行命令校准。 这将在与实际工作点更密切相关的条件下校准器件。

    最棒的

    Camilo