[参考译文] DAC37J82EVM：用于设置 ADS54J66环回的 DAC 配置。

您好！

最好每通道使用相同的 LMFS 模式、也使用相同的串行器/解串器速率。 请参阅下面的示例(更多信息、请参阅数据表/用户指南)

[报价用户="Rajk">请确认此设置并建议 DAC37J82的配置。 我是否必须将 DAC 和 ADC EVM 上的 LMK04828芯片与外部参考时钟同步？[/QUERP]

最好将 EVM 上的两个 LMK04828器件同步到相同的10MHz 基准。 DAC37J82的板载设置支持双 PLL 锁定到10MHz 外部基准上。

－Kang

e2e.ti.com/.../LMK_5F00_DAC_5F00_2221_5F00_307p2MSPS.cfg


感谢您的帮助、Kang。 我按照这个顺序-  

建立 ADC 链路

1) 1)对 FPGA 进行编程并复位 FPGA JESD RX
2)对 LMK 进行编程并等待 PLL1和 PLL2锁定(10MHz 参考时钟5dBm)
3) 3)对 ADS54J66进行编程
4) 4)删除了 FPGA JESD 复位并触发 sysref  
5) 5) Rx_SYNC 变为高电平、FPGA 开始接收 ADC 采样数据

建立 DAC 链路

1) 1)复位和清除 FPGA JESD TX
2)对 LMK 进行编程并等待 PLL1和 PLL2锁定 (10MHz 参考时钟5dBm)
2)观察 GT 通道上的 K28.5字符(0xBCBC)
3) 3)切换 DAC3xJ8x GUI 的"快速入门"页面中的 DAC RESETB 引脚按钮
4) 4)对 DAC 进行编程并读取警报
5) 5)复位 DAC JESD 并触发 sysref
6) 6)读取警报

在这个序列之后、TX_SYNC 变为高电平、我可以在 GT 通道上看到实采样数据、但我看到 FIFO 空错误、并且任何通道上都没有模拟输出。

 

我在这里附上了 LMK 和 DAC 的配置文件。  

e2e.ti.com/.../DAC_5F00_2221_5F00_may27.cfg

您好！

这可能是由于 ADC 仅发送2个数据通道、而 DAC 预计会发送8个 BCBC 代码通道。 您可以通过将 DAC 上的2个通道设置为链接0、而将其他通道设置为链接1来缓解这种情况。 为此、请执行以下操作：

e2e.ti.com/.../DAC_5F00_2221_5F00_may27_5F00_updated.cfg

你好，Kang，

感谢您的建议。 我进行了这些更改、但 TX_SYNC 不会变为高电平。  DAC 的时钟为307.2MHz，串行器/解串器 PLL 输出为10x (3072MHz)，而 JESD 时钟为153.6MHz。 我已将速率设置为八分之一。 此配置是否正确？ Sysref 为2.4MHz。 我在这里附加了配置文件。

你(们)好  

主菜单配置工具应自动设置这些设置。 是否可以重新运行自动化配置工具以进行双重检查？

你好，Kang，

我正在按照这个顺序执行操作  

1) 1)复位和清除 FPGA JESD TX
2)对 LMK 进行编程并等待 PLL1和 PLL2锁定 (10MHz 参考时钟5dBm)
2)观察 GT 通道上的 K28.5字符(0xBCBC)
3) 3)切换 DAC3xJ8x GUI 的"快速入门"页面中的 DAC RESETB 引脚按钮
4)对 DAC 进行编程  
5) 5)复位 DAC JESD 并触发 sysref
6) 6)读取警报

主页在整个流程中都是这样的。 无论我在"串行器/解串器通道数"或"内插"或"DAC 数据速率"中选择何种设置，计时页面设置都保持不变。 您能否共享 DAC 和 LMK 的配置文件。 还请分享启动 DAC 的步骤、并提供有关串行器/解串器时钟、串行器/解串器 PLL、JESD 时钟和通道速率设置的更多信息(在"SerDes 和通道配置"页面上)。 谢谢你  

按照  e2e.ti.com/.../582952后发布中提到的顺序执行操作后 、我能够实现同步、并且没有 FIFO 错误。
e2e.ti.com/.../DAC_5F00_2221_5F00_postsync_5F00_may27.cfg

我在5dBm 时将 ADC 输入频率设置为644MHz、并在 DAC 的模拟输出端观察到多个音调。  

内插1 -

您能否建议对 ADS54J66和 DAC37J82进行配置、使 DAC 的模拟输出在644MHz 时为单音。 该设置与原始设置相同、可将实际 ADC 采样数据发送到 DAC。  

您好！

这看起来您可能需要执行额外的后处理(通过 FIR 实现和适当的调节进行滤波)以获得良好的 DAC 输出。 ADC 的本底噪声未进行数字滤波、信号失真时存在调节问题。

您可以尝试在 NCO 设置为644MHz 时启用 DAC37J82恒定输出。 这样您就可以很好地了解 DAC 是否正常运行。

－Kang

感谢您抽出宝贵的时间为您提供帮助、Kang。 我尝试设置 NCO、并观察到644MHz 下的弱音。  

我正在从基于 LVDS 的 DAC (DAC5675A)设计迁移到 JESD DAC (DAC37J82)设计。 发送到 DAC5675A 的复数数据序列为 I_P -> Q_P -> Q_N -> I_N

     I_P <= ｛~I [15]、I [14：0]｝；
     I_N <= ｛I [15]、~I [14：0]｝；
     Q_P <=｛~Q [15]、Q [14：0]｝；   
     Q_N <=｛Q [15]、~Q [14：0]｝；  

我想知道这个 IP、QP、IN、QN 复数数据是否可以发送到 DAC37J82。 在这种情况下、我是否可以绕过 DAC 内部的混频器并仍然获得模拟输出？  

IP、QP、IN、QN 数据在 FPGA 中以10MHz 的频率进行更新、并发送到 DAC37J82 (858.66MHz)。 所需的模拟输出频率为644MHz、DAC 采样频率为858.66MHz。 您是否可以为此用例建议 DAC 配置？ 我目前将 JESD 链路设置为外部时钟、LMFS 8212、线路速率= 4.2933Gbps、插值1。  

我是否应该为该问题创建新帖子？

您好！

要回答您的问题：

[引用用户="Rajk"]

我正在从基于 LVDS 的 DAC (DAC5675A)设计迁移到 JESD DAC (DAC37J82)设计。 发送到 DAC5675A 的复数数据序列 为 I_P -> Q_P -> Q_N -> I_N

     I_P <= ｛~I [15]、I [14：0]｝；
     I_N <= ｛I [15]、~I [14：0]｝；
     Q_P <=｛~Q [15]、Q [14：0]｝；   
     Q_N <=｛Q [15]、~Q [14：0]｝；  

我想知道这个 IP、QP、IN、QN 复数数据是否可以发送到 DAC37J82。 在这种情况下、我是否可以绕过 DAC 内部的混频器并仍然获得模拟输出？  

[/报价]

这可能会降低。 只需在 DAC37j82上启用二进制补码格式设置

可以、您可以绕过复数混频器直接输出基带数据

[引用用户="Rajk"]
IP、QP、IN、QN 数据在 FPGA 中以10MHz 的频率进行更新、并发送 到 DAC37J82 (858.66MHz)。 所需的模拟输出频率为644MHz、DAC 采样频率为858.66MHz。 您是否可以为此用例建议 DAC 配置？ 我目前将 JESD 链路设置为外部时钟、LMFS 8212、线路速率= 4.2933Gbps、插值1。  [/报价]

DAC 设计为在第一奈奎斯特区域运行。 要输出644MHz、您至少需要两倍的采样率。 我建议增加内插以提高第一个奈奎斯特区域操作的采样率。

－Kang

你好，Kang，

感谢你的帮助。 FPGA 正在向 DAC 发送4个 IQ 样本、如我之前的回复(+I、+Q、-I、-Q)中所述。 我已经在以下两种配置中测试了 DAC -  

1)
  输出频率- 644MHz (三次谐波)、基波= 858.66/4 = 214.66MHz
  采样频率- 858.66MHz
  FPGA 内核时钟- 107.33 MHz
  线路速率- 4.293Gbps

2)

  输出频率- 1.0136GHz (5谐波)、基频= 810.88/4 = 202.72MHz
  采样频率- 810.88MHz
  FPGA 内核时钟- 101.36MHz
  线路速率- 4.054Gbps

对于上述两种配置、LMFS = 8212、K = 32、二进制补码格式并旁路复数混频器。 此设置不会将 ADC 数据循环回 DAC。 在此设置中、FPGA 将生成 IQ 数据。

DAC 的输出包含多个间隔为"coreclk"频率的音调。 这是 DAC 的预期行为吗？ 是否预计会在 DAC 输出端看到次谐波和谐波？

 1) 644MHz。 音调之间的间隔为107.33MHz










2) 1.0136GHz。 音调之间的间隔为101.36MHz








是否有办法消除次谐波(可能在 DAC 中使用复频混频器)？ 我将在 DAC 的输出端使用带通滤波器来滤除所有其他谐波、并仅传递所需的输出频率。  

您好！

您很可能会过于艰难地驱动数字路径、并且超出了满量程。 请尝试通过减少数字代码来备份数据、然后重新检查。

－Kang

你好，Kang，

感谢您的建议。 我意识到、DAC 上的两个转换器实际上正在对 IP、QP、IN、QN 样本进行采样。 我希望将全部四个 IP、QP、IN 和 QN 样本发送到一个转换器。 我希望每个 DAC 采样时钟仅发送一个采样、如下所示-

DAC 采样时钟周期1 - IP
DAC 采样时钟周期2 - QP
DAC 采样时钟周期3 - QN
DAC 采样时钟周期4 -英寸  

DAC 采样时钟为858.66MHz。 通过每个 DAC 采样时钟发送一个采样、我预计基频为858.66/4 = 214.66MHz、其谐波为429.33MHZ、643.98MHz 等。  

您是否建议在 FPGA 侧组装框架？ 您是否建议在此应用中使用 LMFS 8212或4211？

您好、Rajat、

分立式 DAC 无法满足以下条件。 每个 DAC 都需要采用 I 或 Q。对于下面的设置、您需要一个四路 DAC 将两个 I/Q 信号流发送到四个单独的 DAC 中。

[引用 user="Rajk">感谢您的建议。 我意识到、DAC 上的两个转换器实际上正在对 IP、QP、IN、QN 样本进行采样。 我希望将全部四个 IP、QP、IN 和 QN 样本发送到一个转换器。 我希望每个 DAC 采样时钟仅发送一个采样、如下所示-

DAC 采样时钟周期1 - IP
DAC 采样时钟周期2 - QP
DAC 采样时钟周期3 - QN
DAC 采样时钟周期4 -在 [/报价]中

感谢您提供信息。 我们的设计非常灵活、可以进行更改、使其适用于双 DAC DAC37J82。 我们从 DAC5675A 迁移过来、根据 DAC5675A 的经验、FPGA 正在发送如下样片、这样基频将出现在 DAC 采样频率的1/4处、从而使我们能够灵活地从 DAC 模拟输出中选择任何谐波。  

DAC 采样时钟周期1 - IP
DAC 采样时钟周期2 - QP
DAC 采样时钟周期3 - QN
DAC 采样时钟周期4 -英寸  


当我们迁移到 DAC37J82时、我们希望重新创建相同的场景、即基波出现在1/4采样频率上。 我们的设计所需的信号为644MHz、可以是基频、也可以是 DAC 模拟输出端的谐波。 到目前为止、我已经尝试了以下配置-

1) 1) LMFS 8212、线路速率4.293Gbps、DAC 时钟= 858.66MHz、FPGA 内核时钟= 107.33MHz

2) 2) LMFS 8212、线路速率4.293Gbps、DAC 时钟= 858.66MHz、FPGA 内核时钟= 107.33MHz

根据您之前的回复(建议不要强行驱动数字路径)、我修改了帧组合、使每秒样本数为0。 我将"不硬驱动数字路径"解释为减少从 FPGA 到 DAC 的样本数量。  

对于 Xilinx JESD 模块、用于8通道的 AXI 流数据总线为256位宽、根据 DAC37J82数据表第29页中的帧组合、共有192位(12个16位样本)。 写入 AXI-Stream 数据总线的样片如下所示-

[255：0] TX_tdata；

tx_tdata =｛64'b0、12个16位样本｝；  

AXI 流数据总线以 FPGA 内核时钟107.33MHz 运行。  

这两种配置的 DAC 输出为：  





这里、所有音调都是 FPGA 内核时钟107.33MHz 的谐波。 所需频率644MHz 是6次谐波。 您能否推荐这样一种配置：DAC 输出的基频为214.66MHz、其谐波为429.33、643.98等。 我们可以修改使用的通道数、采样频率、线速、帧汇编等  

感谢您的建议、Kang。 它帮助我在设计中取得进展。 我将 JESD 配置更改为 LMFS 4211、FPGA 内核时钟= 202.72MHz、线路速率= 8.1088Gbps、DAC 采样频率= 810.88MHz。 此处所需的频率为1013.6MHz (5次谐波为202.72MHz)、 DAC 的输出具有202.72MHz、405.44MHz、608.16MHz、1013.6MHz 等音调。 这是预期的 DAC 输出、但信号太弱。  

从 FPGA 发送到 DAC 的 IQ 样本数据采用二进制补码格式。 下面是 DAC 输出-  

粗调 DAC 增益设置为15。 (将0xF300写入寄存器 CONFIG3 0x03)。 您是否有关于如何获得更强输出的建议？ 它是否与数据格式(二进制补码或偏移二进制)相关？

16位+/- IQ 数据为7FFF、采用二进制补码格式为8000。

你好，Kang，  

感谢你的帮助。 我在 GUI 的"Serdes and Lane configuration"页面中将通道 ID 设置为0、1、2、3。 将这些通道 ID 更改为3、2、1、0后、DAC 输出看起来要好得多。 我现在在通道4上看到错误 (多帧对齐错误、帧对齐错误、CGS 错误、而不在表错误中)。 该通道上也存在 FIFO 写满和 FIFO 读取错误。 (请参见下图)

我已根据您之前的指南配置了串行器/解串器通道。 活动通道位于链路0上、未使用的通道位于链路1上。  

忽略通道4上的这些错误是否安全？  

感谢您的建议。 我正在使用 DAC37J82设计定制板、并遵循 DAC37J82EVM 板原理图作为参考。 我在原理图中查找有关分离 DGND 和 AGND 引脚的指南。 我还在寻找有关在布局中隔离 AGND 和 DGND 平面的指南。 您对此有什么建议吗？

该链接非常有用。 您能否提供 DAC EVM 板的返修文件？ 我从 TI 网站下载了电路板文件、但它不包含返修文件。  

感谢您的提交、Kang。 DAC 芯片下方是否有焊盘过孔？

您好 Raj、

鉴于当前的新冠疫情、实验室访问非常有限。 我将需要商业理由和这方面的工作范围。 请离线联系我、以便我确定优先级。

－Kang

当然不是问题，Kang。

你好，Kang，

您能否提供一个在 DAC 上运行眼图扫描的软件。 谢谢你

你好，Kang，

我们已经设计了 DAC37J82输出的原理图。 您是否可以对其进行审核并提供建设性反馈？ 谢谢你

DAC37J82EVM 具有75欧姆变压器、但我们的应用需要具有中心抽头的50欧姆变压器 TC1-1T-152X+。  

您好！

您可以访问以下应用手册以获取有关眼图扫描工具的支持：

https://www.ti.com/lit/an/slaa762/slaa762.pdf?ts=1598467446082&ref_url=https%253A%252F%252Fwww.ti.com%252Fproduct%252FDAC38RF80

你好，Kang，

该文档提到我必须在 E2E 论坛上申请扫描 GUI。

我还在私人消息中对您进行了离线响应。 您还能评论一下上面的原理图吗？ 谢谢你

这里有问题吗？

我是否必须为请求眼图扫描 GUI 创建新帖子？