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器件型号:DAC3162 大家好、
我的客户问过我关于 DAC3162的问题。 作为 DDR 输入、DACA 和 DACB 采样输入是交错的。 DACA 数据在上升沿被锁存、DACB 在下降沿被锁存。 但是、数据表未说明在哪个边沿更新输出。 如果在锁存数据时同时更新输出、则会导致两个通道之间的相位延迟。 我在论坛中搜索了答案、发现之前也有人问过同样的问题。 虽然似乎没有最后的结论。 (有些 TI 员工说这两个通道同时更新、但客户的测试不支持这一点。)
谢谢!
John