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[参考译文] DAC3162：是否两个通道输出同时更新？

admin
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Other Parts Discussed in Thread: DAC3162
请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。

https://e2e.ti.com/support/data-converters-group/data-converters/f/data-converters-forum/907395/dac3162-if-the-two-channel-output-updated-simultanously

器件型号：DAC3162

大家好、

我的客户问过我关于 DAC3162的问题。 作为 DDR 输入、DACA 和 DACB 采样输入是交错的。 DACA 数据在上升沿被锁存、DACB 在下降沿被锁存。 但是、数据表未说明在哪个边沿更新输出。 如果在锁存数据时同时更新输出、则会导致两个通道之间的相位延迟。 我在论坛中搜索了答案、发现之前也有人问过同样的问题。 虽然似乎没有最后的结论。 (有些 TI 员工说这两个通道同时更新、但客户的测试不支持这一点。)

谢谢！

John

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    您好！

    对此问题是否有任何答复？

    谢谢！

    John

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    尊敬的 John：

    两个 DAC 输出应同时更新。

    此致、

    Neeraj

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    Neeraj、您好！

    两个 DAC 输出在哪个时钟边沿更新？

    谢谢！

    John

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    约翰：

     

    在 DAC 内部、A 路径使用一个额外的寄存器、该寄存器由数据时钟的反相版本计时。 借助于这个寄存器、一个数据的最终值将是时钟的下降边沿、这是 B 数据使用的同一边沿。 这可确保输出数据同步且对用户透明。

     

    -RJH