[参考译文] ADS1287：ADS1287采用0.1ppm/年振荡器计时

您好、Lorand、

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如果您计划在连续同步模式下运行 ADS1287、我建议从主时钟派生同步时钟、以便这些信号保持同步。 在 连续同步模式下、同步时钟的上升沿必须在特定的 CLK 周期内发生、否则 ADC 将重新同步并需要~63个转换周期才能使 FIR 滤波器稳定(或仅使用 SINC 滤波器时需要5个转换周期)。

如果偶尔重新同步不是问题、那么您可能会放弃使用单独的时钟源。 但是、您仍然需要注意满足 TD (CLSY)时序要求、这要求 SYNC 和 CLK 的上升沿不会在彼此之间的30ns 内发生。 当使用异步时钟时、这可能需要使用负边沿触发的 d-flip 来将 SYNC 信号的上升边沿重新计时到 CLK 的下降边沿。

我建议使用时钟计数器对 SYNC 信号进行分频。 您可以设置" N 分频"比、以便在指定数量的时钟周期后触发同步时钟、以便在同步时钟相对于 CLK 信号发生漂移时防止重新同步。   为了满足时钟计数器的 TD (CLSY)时序要求、 您可以向时钟计数器的输出添加一些电容、以确保传播延迟至少为30ns、或者您可以反转其中一个时钟信号、以将同步上升沿与 CLK 的下降沿对齐。

关于您的具体问题...

[引用 user="Lorand Kertesz]1) 1MHz 时钟(而不是1.024MHz 时钟)会导致976SPS 而不是1KSPS？

正确。 输出数据速率与输入时钟成比例缩放。 数据表中的所有指定数据速率均假定标称值为1.024MHz 时钟。

[引用 USER="Lorand Kertesz"]2)如果我将10MHz 分频为1KHz、并在使用40ppm 1.024MHz 振荡器时使用该分频器来持续同步 ADC、这是否会给我带来良好的采样抖动？ 我的意思是、如果我将低抖动时钟连接到同步输入、我是否会获得所需的 SNR、或者同步输入确实会给它增加显著的抖动？

 在内部、CLK 信号是驱动采样率的因素、SYNC 信号被锁存在时钟的上升沿、因此具有低抖动同步时钟不会有太大的好处。 您将需要 CLK 信号具有低抖动、以保持高 SNR。 由于数据速率相对较低、因此时钟抖动小于1ns 的标准偏差应良好)。

[引用 user="Lorand Kertesz"]3)有关如何将10MHz 分频为1kHz 并获得干净时钟的任何建议？ 可以使用一个简单的计数器、例如 CD74HC4059M96 、但可能有更好的解决方案。

我假设 CLK 信号的频率为1MHz、我认为在对时钟信号进行分频时、相位噪声通常会更低。 此外、使用 ADS1282的低数据速率和高过采样率(即、您不会测量几个时钟周期内发生显著变化的高频信号、而是会随着时间的推移对多个样本取平均值) 只要抖动不是过多、SNR 就不会受到太大的影响。

 CD74HC4059M96 似乎在计数器被触发后输出一个1个时钟周期脉冲。 该器件可能非常适合将 CLK 信号分频并生成同步脉冲。 请注意：请记住、ADS1287的同步高电平脉冲需要至少为2个 CLK 周期、因此您可能需要一个触发器来为 LE 提供至少一个 CLK/2 (或更高的分频比)信号、以便 在 tw (SYH)期间使 SYNC 引脚保持高电平。

对于 CLK、您可能需要一个时钟分频器、或者计数器+锁存器的某种组合来更改和保持时钟状态、直到计数器再次触发。 也许 这个清单 或者 CDCE906中有一些 合适的东西。 时钟分频器不是我的专业领域、因此您可能会在 E2E 逻辑论坛中提出问题 、以了解具有更多专业知识的人是否可以提供有关时钟分频器的更多指导。  

我希望这会有所帮助！