[参考译文] ADS4129EVM：原理图- ADC 差分时钟接口

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Other Parts Discussed in Thread: CDCE62005, ADS4129

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https://e2e.ti.com/support/data-converters-group/data-converters/f/data-converters-forum/905837/ads4129evm-schematics---adc-differential-clock-interface

器件型号：ADS4129EVM
主题中讨论的其他器件：CDCE62005、 ADS4129

您好！

我尝试使用 CDCE62005作为 ADC ADS4129的时钟源、但我不理解原理图中所示 ADC 的差分时钟接口。我复制并修改了原理图中的以下图像。时钟发生器外部的直流偏置是否会干扰时钟发生器提供的偏置？

假设我正在使用 LVPECL、我是否可以通过以下方式替换此接口：

谢谢你。

此致、

João Presa

4 年多前

0 admin 4 年多前

TI__Guru**** 1495795 points

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e2e.ti.com/.../1263.ADS42JB69_5F00_driving_5F00_sync_5F00_sysref.pptxJoao、

CDCE62005端接提供正确的共模电平和50 Ω 端接。请参阅随附的文档。

此致、

Jim

0 admin 4 年多前

TI__Guru**** 1495795 points

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尊敬的 Jim：

原理图上的时钟发生器支持 LVPECL 和 LVDS、ADC 还支持 LVDS 和 LVPECL、需要交流耦合。您能解释一下 LVDS 和 LVPECL 之间的切换需求吗？

此致、

Joao

0 admin 4 年多前

TI__Guru**** 1495795 points

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Joao、

不知道电路板为什么如此。我没有设计它。底线是、只要 ADC 上的时钟信号满足直流耦合时所需的电压电平和共模电平、您就可以使用任意组合。

此致、

Jim

0 admin 4 年多前

TI__Guru**** 1495795 points

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您好！

您能再澄清一点吗？

根据 EVM 用户指南、CDE72010的输出时钟(U1)为 LVPECL。那么、端接为何是 LVDS 至 LVPECL？

谢谢你。

此致、

Joao

0 admin 4 年多前

TI__Guru**** 1495795 points

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Joao、

这是用户指南或原理图中的错误。如果按原样使用此终端、则用户应将时钟输出模式设置为 LVDS、这是该器件的一个选项。

此致、

Jim

数据转换器（参考译文帖）

数据转换器（参考译文帖）(Read Only)

[参考译文] ADS4129EVM：原理图- ADC 差分时钟接口