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https://e2e.ti.com/support/data-converters-group/data-converters/f/data-converters-forum/902579/ads1158-sclk-frequency-to-device-frequency
您好！
我对 ADS1158数据表中应用信息>>时钟源部分的措辞有点困惑。 它指出：
为了获得最佳性能、SPI 接口的时钟和器件本身的时钟应位于同一域中。 该配置要求 SCLK 与器件时钟的比率必须限制为1、1/2、1/4、1/8等
这是否仅适用于外部时钟配置或内部振荡器？
谢谢
Joe、您好！
是的、此语句同时适用于内部和外部时钟。
使用同相同步的 SCLK 和主 CLK (以及频率的整数倍数)将消除时钟边沿之间的随机关系。 在一些临界情况下、时钟边沿的差异可能会在 FFT 的输出中显示为小杂散。 但是、通过同步时钟相位、您将获得最佳性能、因为调制器斩波和数字滤波器将消除与主 CLK 相关的噪声。
使用相位同步时钟与非同步时钟的性能差异非常小(但足够显著、需要注意)
布莱恩
