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是否需要在 FPGA 和 ADC 之间放置一个缓冲器、即使它具有三通道输出特性也是如此
穆罕默德
建议将数据输出线上的容性负载保持在尽可能低的水平、最好低于15pF。
随着数字输出的变化、更高的容性负载将导致更大的动态电流。 例如、使用
0.8V/ns 的典型输出压摆率和10pF 的总容性负载(包括4pF 输出电容、5pF 输入)
外部逻辑缓冲器的电容和1pF PC 板寄生)、位转换可能会导致的动态电流为
(10pF• 0.8V/1ns = 8mA)。 这些高电流浪涌可能会反馈回 ADS5421的模拟部分并产生不利影响
影响性能。 如有必要，可以使用靠近转换器输出引脚的外部缓冲器或锁存器
最大程度地减小容性负载。 它们还提供了将 ADS5421与上的任何数字活动隔离的额外优势
总线耦合回高频噪声。
对缓冲器的需求通常与 ADC 和 FPGA 之间的布线长度有关。 如果部件距离几英寸、则可能是缓冲器
不需要。 在决定是否添加缓冲器之前、您可能需要对布线阻抗进行仿真。
此致、
Jim
