[参考译文] ADS54J66：使用 VC707/Xilinx JESD 内核接收 ILA 序列时的确定性视差误差

David、

您的+/-视差究竟是什么意思？ 如果您将固件设置为忽略 ILA 错误、您是否获得有效数据？

此致、

Jim

您好、Jim、

解码后的八位字节是正常的(ILA 和数据)、因此无需忽略不一致的 ILA 数据(接收器无论如何都会这样做)。 问题是编码的10b 数据的运行视差。 根据协议、运行视差最多应为+1、因此发送器会根据对称符号更改每个八位位组的8b10b 视差。 如果我们在 Rx PHY (包括 ILA)之后捕获从 DAC 接收到的有效载荷数据、并将其作为"正确"编码的10b 流馈送到我们的 HDL 设计中、我们不会看到任何错误。 但在实际设置中、Rx 会报告每第二个八位位组的视差误差。 否则，联系似乎是完全稳定的，我认为我们可以排除任何累积的直流不平衡。 因此、我想知道 DAC 发送器是否出于某种原因或在某些情况下允许运行视差高达+2。 在我们一侧找到的唯一方法是直接探测通道、我们现在无法这样做、因此可能有一个芯片设计人员对此进行了解释。 我们的电流。 解决方法是完全忽略接收端的视差误差(而不是 ILA 误差)、这似乎不是一个好的永久性解决方案。

谢谢、致以诚挚的问候
David

David、

我们唯一能想到 的 原因是通道的极性被交换了。 您是否已检查此项？ 否则、我们从未从任何其他客户或在工厂测试期间遇到过此问题。 您可能需要再次仔细检查固件。

此致、

Jim

您好、Jim、

是的、我们已经检查了通道的极性。 这两个用户报告的问题非常相似：

从屏幕截图中可以看到、视差误差也会出现在每一个其他字节中。 遗憾的是、这些线程中没有给出解决方案。 然而、令人印象深刻的是、这三种情况似乎都基于相同的时钟配置和 FPGA IP 内核。

此致、
David

David、

您可以尝试不同的 LMF 设置或不同的时钟配置、看看您是否仍然有问题？

此致、

Jim

Jim、

这个问题似乎被连接至 JESD 模式的方式/顺序、并且 K 被写入数字 JESD 组中的寄存器0、1和6。

遗憾的是、数据表提供了有关多个寄存器的不一致建议(例如、建议的启动序列中设置的 JESD_MODE_EN 位既不匹配寄存器映射、也不匹配"示例寄存器写入")、并且您发送给我们的配置文件根本不包含第一步：

0x690000 0x80 //设置 CTRL K，JESD 模式 EN
0x690006 0x1F //将 K 设置为32 

例如、这似乎在10Gbps 下工作(不再出现视差误差)：
-选择数字 JESD 组(启用广播模式)
-将0x40写入寄存器0   //启用 JESD 模式
-将0x01写入寄存器1   // JESD 模式
-将0x80写入寄存器0   //自定义 K
-将0x1f 写入寄存器6   // K = 32

虽然这会在每秒字节中产生视差误差：
-将0xc0写入寄存器0   //自定义 K 并启用 JESD 模式
-将0x01写入寄存器1   //相同
-将0x1f 写入寄存器6   //相同

您是否对6900银行中的寄存器应该写入的顺序有明确的建议？

当通过将输入时钟除以250MHz 将线路速率降低到5Gbps 时、我们观察到芯片在第一个 ILA 多帧(K=32)的末尾插入了/K/字符、因此 FPGA 重新将 SYNC 置为有效、ILA 永远不会完成。

此致、
David

David、

我们正在努力发布此数据表的下一个版本。 所需的唯一顺序是在本页中的所有其他寄存 器都被写入后切换0x6800页地址0x00中的 IL 复位、因为这些写入仅在该复位从高电平切换为低电平后生效。

我不知道芯片如何在 ILA 末尾插入/K/字符、除非 SYNC 被发送为低电平或0x6900页中地址0x01的位7被设置为"1"。  

此致、

Jim