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器件型号：ADS1252 问题：
同步开始后的第一个 DRDY 早于数据表。 这是正常的吗？
在数据表中，同步开始后的 DRDY (t14)为2045.5*CLK，但目前为(计算值) 314*CLK。
情况：
有一个器件、CLK 为500kHz。
由于为了方便系统、需要进行同步、因此我们将同步到一个器件。
我将附加一个图像。
同步开始后的第一个 DRDY 早于数据表。 这是正常的吗？
在数据表中，同步开始后的 DRDY (t14)为2045.5*CLK，但目前为(计算值) 314*CLK。
情况：
有一个器件、CLK 为500kHz。
由于为了方便系统、需要进行同步、因此我们将同步到一个器件。
我将附加一个图像。
1通道(黄色)：SCLK
2通道(蓝色)：DO/DRDY
2通道(蓝色)：DO/DRDY
1.同步模式通过在4*tDRDY 期间将 SCLK 输入为高电平来启动。
自从 SCLK 变为低电平以来、DRDY 比数据表提前到达。
自从 SCLK 变为低电平以来、DRDY 比数据表提前到达。
1：
2：
问题：
1.这是正常的吗？同步模式是否启用？
2.如果 t14变快的现象是异常操作，是否有原因？
